JPH02182018A - 識別回路 - Google Patents
識別回路Info
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- JPH02182018A JPH02182018A JP229489A JP229489A JPH02182018A JP H02182018 A JPH02182018 A JP H02182018A JP 229489 A JP229489 A JP 229489A JP 229489 A JP229489 A JP 229489A JP H02182018 A JPH02182018 A JP H02182018A
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- JP
- Japan
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- level
- amplifier
- logic
- logic section
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、モノリシンク集積化に適し、高感度広帯域動
作が可能な識別回路に関するものである。
作が可能な識別回路に関するものである。
従来、パターン伝送システム（ＰＣＭ方式、光伝送方式
等）の中継器に必要とされる識別回路としては、例えば
ランチ、フリップフロップが使用されていた。この場合
、識別回路の入力感度はラッチあるいはフリップフロッ
プの人力感度で決まる。伝送品質を向上させるためには
識別忌度をできる限り小さくすることが望ましく、この
ため、例えば第５図に示すような構成の識別回路が使用
されている。すなわち、高感度化を図るためにラッチあ
るいはフリップフロップから成るレベル判定論理部１の
前段にアンプ２を設置する構成である。この構成では、
識別回路の入力感度は、ランチあるいはフリップフロッ
プから成るレベル判定論理部１の入力感度に比較して、
アンプ２のゲイン倍されるために高感度化が図れる。ま
た、第５図では、次段の５０オーム系を駆動するために
出力バッファ３も付加されている。また、第５図におい
て、ｄは入力データ、Ｃはクロック、Ｑは識別回路出力
信号である。
等）の中継器に必要とされる識別回路としては、例えば
ランチ、フリップフロップが使用されていた。この場合
、識別回路の入力感度はラッチあるいはフリップフロッ
プの人力感度で決まる。伝送品質を向上させるためには
識別忌度をできる限り小さくすることが望ましく、この
ため、例えば第５図に示すような構成の識別回路が使用
されている。すなわち、高感度化を図るためにラッチあ
るいはフリップフロップから成るレベル判定論理部１の
前段にアンプ２を設置する構成である。この構成では、
識別回路の入力感度は、ランチあるいはフリップフロッ
プから成るレベル判定論理部１の入力感度に比較して、
アンプ２のゲイン倍されるために高感度化が図れる。ま
た、第５図では、次段の５０オーム系を駆動するために
出力バッファ３も付加されている。また、第５図におい
て、ｄは入力データ、Ｃはクロック、Ｑは識別回路出力
信号である。
ｎｐｎトランジスタとシリーズゲート回路技術を使用し
、第５図の構成をもつ高域度広帯域識別回路の例を第６
図Ｔａｇ、 （ｂ）に示す。第６図（ａ）は、「鈴木他
、“バイポーラ・モノリシック・マルチギガビット／秒
決定回路”、アイ・イー・イー・イー固体回路誌、 １
９８４年、 ５Ｃ−１９，４６２−４６７頁」（Ｍ。
、第５図の構成をもつ高域度広帯域識別回路の例を第６
図Ｔａｇ、 （ｂ）に示す。第６図（ａ）は、「鈴木他
、“バイポーラ・モノリシック・マルチギガビット／秒
決定回路”、アイ・イー・イー・イー固体回路誌、 １
９８４年、 ５Ｃ−１９，４６２−４６７頁」（Ｍ。
５ｕｚｕｋｔ、ｅｔ、ａｌ、＋ ” Ａ Ｂｉｐｏｌａ
ｒ Ｍｏｎｏｌｉｔｈｉｃ Ｍｕｌｔｉｇｉ−ｇａｂｉ
ｔ／ｓ Ｄｅｃｉｓｉｏｎ Ｃ１ｒｃｕｉｔ ” 、
ＩＥＥＥ Ｊ、５ｏｌｉｄ−ＳｔａｔｅＣｉｒｃｕｉ
ｔｓ、 １９８４．５Ｃ−１９，ｐｐ、４６２−４６７
）に記載されており、また、第６図（ｂ）は、「鈴木他
、“ｌＱｍＶ以下の決定闇値あいまい幅を有するモノリ
シック・２．１ギガビット／秒決定回路”、電子工学レ
ターズ、 １９８５年、２１巻、１９号、 ８４４−８
４６頁」（Ｍ。
ｒ Ｍｏｎｏｌｉｔｈｉｃ Ｍｕｌｔｉｇｉ−ｇａｂｉ
ｔ／ｓ Ｄｅｃｉｓｉｏｎ Ｃ１ｒｃｕｉｔ ” 、
ＩＥＥＥ Ｊ、５ｏｌｉｄ−ＳｔａｔｅＣｉｒｃｕｉ
ｔｓ、 １９８４．５Ｃ−１９，ｐｐ、４６２−４６７
）に記載されており、また、第６図（ｂ）は、「鈴木他
、“ｌＱｍＶ以下の決定闇値あいまい幅を有するモノリ
シック・２．１ギガビット／秒決定回路”、電子工学レ
ターズ、 １９８５年、２１巻、１９号、 ８４４−８
４６頁」（Ｍ。
５ｕｚｕｋｉ、ｅｔ、ａｌ、 、Ｍｏｎｏｌｉｔｈｉｃ
２．１ Ｇｂｉｔ／ｓ Ｄｅｃｉｓｉｏｎ Ｃ１ｒｃ
ｕｉｔ Ｗｉｔｈ ａ Ｄｅｃｉｓｉｏｎ Ｔｈｒｅｓ
ｈｏｌｄ Ａｍｂｉｇｕｉ−ｔｙ Ｗｉｄｔｈ Ｏｆ
Ｌｅｓｓ Ｔｈａｎ ｌ抛Ｖ ” 、Ｅｌｅｃ、Ｌｅｔ
ｔ、 、 １９８５、Ｖｏｌ、２１．Ｎｏ、１９．１）
Ｉ）、８４４−８４６）に記載されている。
２．１ Ｇｂｉｔ／ｓ Ｄｅｃｉｓｉｏｎ Ｃ１ｒｃ
ｕｉｔ Ｗｉｔｈ ａ Ｄｅｃｉｓｉｏｎ Ｔｈｒｅｓ
ｈｏｌｄ Ａｍｂｉｇｕｉ−ｔｙ Ｗｉｄｔｈ Ｏｆ
Ｌｅｓｓ Ｔｈａｎ ｌ抛Ｖ ” 、Ｅｌｅｃ、Ｌｅｔ
ｔ、 、 １９８５、Ｖｏｌ、２１．Ｎｏ、１９．１）
Ｉ）、８４４−８４６）に記載されている。
第６図（ａｌ、 （ｂ）において、ＶＣＣは高電位側の
電源電圧、■。は低電位側の電源電圧、ｄは入力データ
、Ｃはクロック、Ｑ、ζは識別回路の両相出力信号、Ｖ
Ｔはレベル判定用の基準電圧である。第６図（ａ）、
（ｂ）ともにアンプ２として差動アンプを使用して高感
度化を図り、レベル判定論理部１ （（ａ）ではラッ
チ、（ｂ）ではフリップフロップ）では差動駆動化なら
びに低論理振幅化（この場合論理振幅４００．５００ｍ
Ｖ）して高速化を図っている。
電源電圧、■。は低電位側の電源電圧、ｄは入力データ
、Ｃはクロック、Ｑ、ζは識別回路の両相出力信号、Ｖ
Ｔはレベル判定用の基準電圧である。第６図（ａ）、
（ｂ）ともにアンプ２として差動アンプを使用して高感
度化を図り、レベル判定論理部１ （（ａ）ではラッ
チ、（ｂ）ではフリップフロップ）では差動駆動化なら
びに低論理振幅化（この場合論理振幅４００．５００ｍ
Ｖ）して高速化を図っている。
出力バッファ３は第６図（ａ）ではオーブンコレクタ形
式、ｆｂｌではオープンエミッタ形式を採用している。
式、ｆｂｌではオープンエミッタ形式を採用している。
また、図中、クロックと定電流源用の基準電圧発生回路
４もそなえている。両回路構成ともに高速Ｓｔバイポー
ラプロセスを適用してモノリシックＩＣとして実現され
、数Ｇ ｂ ／ ｓの高速領域で入力感度２０ｍＶ以下
を達成している。
４もそなえている。両回路構成ともに高速Ｓｔバイポー
ラプロセスを適用してモノリシックＩＣとして実現され
、数Ｇ ｂ ／ ｓの高速領域で入力感度２０ｍＶ以下
を達成している。
これらのＩＣは、従来報告されているものの中では、感
度、動作速度ともに最高性能の域にあるものであるが、
この構成には次のような問題がある。
度、動作速度ともに最高性能の域にあるものであるが、
この構成には次のような問題がある。
この回路構成では、より一層の高感度化を図るためには
、アンプ２のゲインを上げる必要があるが、アンプ２の
ゲインが太き（なり、その出力レベルがレベル判定論理
部ｌ （第６図ではランチあるいはフリップフロップ）
の論理レベルと比較して、高電位側あるいは低電位側に
シフトしたり、あるいは振幅が必要以上に大きくなった
りすると、レベル判定論理部１のトランジスタのバイア
ス条件が改悪されて、動作速度が劣化する。言い換える
と、この構成では、アンプ２の出力レベルとレベル判定
論理部１の論理レベルとの整合をとる必要があるために
、アンプ２の感度とレベル判定論理部１の動作速度との
間にトレードオフがあり、双方を同時にベストの性能に
もってはいけない。
、アンプ２のゲインを上げる必要があるが、アンプ２の
ゲインが太き（なり、その出力レベルがレベル判定論理
部ｌ （第６図ではランチあるいはフリップフロップ）
の論理レベルと比較して、高電位側あるいは低電位側に
シフトしたり、あるいは振幅が必要以上に大きくなった
りすると、レベル判定論理部１のトランジスタのバイア
ス条件が改悪されて、動作速度が劣化する。言い換える
と、この構成では、アンプ２の出力レベルとレベル判定
論理部１の論理レベルとの整合をとる必要があるために
、アンプ２の感度とレベル判定論理部１の動作速度との
間にトレードオフがあり、双方を同時にベストの性能に
もってはいけない。
このような課題を解決するために本発明は、ラッチ又は
フリップフロップから成るレベル判定論理部とこのレベ
ル判定論理部の前段に設置されたアンプとの間に、アン
プの出力レベルをレベル判定論理部の論理レベルに変換
する論理レベル整合回路を設けるようにしたものである
。
フリップフロップから成るレベル判定論理部とこのレベ
ル判定論理部の前段に設置されたアンプとの間に、アン
プの出力レベルをレベル判定論理部の論理レベルに変換
する論理レベル整合回路を設けるようにしたものである
。
本発明による識別回路においては、アンプの感度とレベ
ル判定論理部の動作速度とのトレードオフがなくなる。
ル判定論理部の動作速度とのトレードオフがなくなる。
まず、本発明の構成と特徴を述べる。本発明の構成を第
１図に示す。第１図の構成は、例えばランチ、フリップ
フロップから成るレベル判定論理部ｌとアンプ２との間
に論理レベル整合回路５を設置したことを特徴とするも
のである。論理レベル整合回路５は、アンプ２の出力レ
ベルがレベル判定論理部１の論理レベルと比較して大な
る時は減衰器として、小なる時はりミソティングアンプ
として動作し、論理レベル整合回路５の出力レベルは次
段のレベル判定論理部２の論理レベルと同一であること
を特徴とする。
１図に示す。第１図の構成は、例えばランチ、フリップ
フロップから成るレベル判定論理部ｌとアンプ２との間
に論理レベル整合回路５を設置したことを特徴とするも
のである。論理レベル整合回路５は、アンプ２の出力レ
ベルがレベル判定論理部１の論理レベルと比較して大な
る時は減衰器として、小なる時はりミソティングアンプ
として動作し、論理レベル整合回路５の出力レベルは次
段のレベル判定論理部２の論理レベルと同一であること
を特徴とする。
次に、従来技術との差異について述べる。論理レベル整
合回路５を付加したことにより、アンプ２の出力レベル
とレベル判定論理部ｌの論理レベルとの整合を考慮する
必要がなくなる。すなわち、アンプ２の感度とレベル判
定論理部１の動作速度とのトレードオフをなくすことが
できる。従って、それぞれの回路で独立に高性能化（ア
ンプ２の高感度化とレベル判定論理部１の高速化）を図
ることができ、その結果として識別回路の高感度広帯域
化を同時に達成できる。
合回路５を付加したことにより、アンプ２の出力レベル
とレベル判定論理部ｌの論理レベルとの整合を考慮する
必要がなくなる。すなわち、アンプ２の感度とレベル判
定論理部１の動作速度とのトレードオフをなくすことが
できる。従って、それぞれの回路で独立に高性能化（ア
ンプ２の高感度化とレベル判定論理部１の高速化）を図
ることができ、その結果として識別回路の高感度広帯域
化を同時に達成できる。
本発明の第１の実施例を第２図（ａｌに示す。第２図（
ａｌにおいて、Ｑｌ 〜Ｑ２１．Ｑ１０５．ＱＩＯ８、
Ｑ１０９はトランジスタ、ＱＩＯｌ、ＱＩＯ２はダイオ
ードである。第２図ｆａ）では、レベル判定論理部１と
してラッチを使用しているが、これは勿論、フリップフ
ロップでもよい。第２図（ａｌではゲインを上げた差動
アンプ２を使用し、その後段にＥＣＬタイプの論理レベ
ル整合回路５を設けた。この整合回路５の出力レベル（
Ｑ６．Ｑ７のエミッタ電位）は次段のラッチｌの論理レ
ベルと同じであり、この場合、高レベルが■。ＣＶｂ＠
＊低レベルがＶｃｃ Ｖｂｅ −４００ｍＶである（
ただし、■１はトランジスタのベース・エミッタ間オン
電圧）。また、このＥＣＬタイプの論理レベル整合回路
５は、その入力振幅が小さいときには差動アンプとして
も動作するために、識別回路全体の感度もその分改善さ
れる。
ａｌにおいて、Ｑｌ 〜Ｑ２１．Ｑ１０５．ＱＩＯ８、
Ｑ１０９はトランジスタ、ＱＩＯｌ、ＱＩＯ２はダイオ
ードである。第２図ｆａ）では、レベル判定論理部１と
してラッチを使用しているが、これは勿論、フリップフ
ロップでもよい。第２図（ａｌではゲインを上げた差動
アンプ２を使用し、その後段にＥＣＬタイプの論理レベ
ル整合回路５を設けた。この整合回路５の出力レベル（
Ｑ６．Ｑ７のエミッタ電位）は次段のラッチｌの論理レ
ベルと同じであり、この場合、高レベルが■。ＣＶｂ＠
＊低レベルがＶｃｃ Ｖｂｅ −４００ｍＶである（
ただし、■１はトランジスタのベース・エミッタ間オン
電圧）。また、このＥＣＬタイプの論理レベル整合回路
５は、その入力振幅が小さいときには差動アンプとして
も動作するために、識別回路全体の感度もその分改善さ
れる。
第２図（ｂｌは本発明の第２の実施例である。同図にお
いて、Ｑ１〜Ｑ２１．Ｑ３０〜Ｑ４１．Ｑ１０５、Ｑ１
０８．Ｑ１０９はトランジスタ、Ｑ１０１、Ｑ１０２は
ダイオードである。第２図（ｂ）ではアンプ２として全
帰還タイプのアンプを用い、より一層の高感度化を図っ
ている。
いて、Ｑ１〜Ｑ２１．Ｑ３０〜Ｑ４１．Ｑ１０５、Ｑ１
０８．Ｑ１０９はトランジスタ、Ｑ１０１、Ｑ１０２は
ダイオードである。第２図（ｂ）ではアンプ２として全
帰還タイプのアンプを用い、より一層の高感度化を図っ
ている。
第３図に従来構成と本発明の実施例とによる識別感度の
比較を示す。図中、感度臼＆ｆｆ５１は従来構成（第６
図（ａ））のものである。また、感度曲線Ｓ２は、上記
従来構成でアンプ２のゲインを上げた場合で、低周波側
の感度は上がるが、アンプ２とレベル判定論理部（ラン
チ）１のレベル不整合により高周波領域での動作が劣化
する様子がよく理解できる。感度曲線Ｓ３は本発明の第
１の実施例の結果であり、そのアンプ２、レベル判定論
理部１等は感度曲線Ｓ２のものと同じであるが、新たに
論理レベル整合回路５を付加している。論理レベル整合
回路５の付加により、レベル判定論理部１の入力レベル
は最適になり、レベル判定論理部（ラッチ）１の高速性
を損なうことなく、初段のアンプ２による高感度化が達
成できる。従来の特性（曲線Ｓ１．Ｓ２の感度特性）と
比較すると、感度、動作速度ともに約２倍の高性能を得
ている。
比較を示す。図中、感度臼＆ｆｆ５１は従来構成（第６
図（ａ））のものである。また、感度曲線Ｓ２は、上記
従来構成でアンプ２のゲインを上げた場合で、低周波側
の感度は上がるが、アンプ２とレベル判定論理部（ラン
チ）１のレベル不整合により高周波領域での動作が劣化
する様子がよく理解できる。感度曲線Ｓ３は本発明の第
１の実施例の結果であり、そのアンプ２、レベル判定論
理部１等は感度曲線Ｓ２のものと同じであるが、新たに
論理レベル整合回路５を付加している。論理レベル整合
回路５の付加により、レベル判定論理部１の入力レベル
は最適になり、レベル判定論理部（ラッチ）１の高速性
を損なうことなく、初段のアンプ２による高感度化が達
成できる。従来の特性（曲線Ｓ１．Ｓ２の感度特性）と
比較すると、感度、動作速度ともに約２倍の高性能を得
ている。
さらに、感度曲線Ｓ４は第２の実施例の特性であり、ア
ンプ２を高感度化した分、感度特性も改善されている。
ンプ２を高感度化した分、感度特性も改善されている。
以上、本発明の２つの実施例について説明したが、本発
明はこれだけに制限されるものではない。
明はこれだけに制限されるものではない。
例えば第４図ｆａｔ〜（Ｃ）には本発明の他の実施例（
第３〜第５の実施例）をいくつか示しである。第４図（
ａ）はアンプ２としてカスケード型差動アンプを使用し
た例、（ｂ）は論理レベル整合回路５として修正（Ｍｏ
ｄｉｆｉｅｄ） Ｎ Ｔ Ｌ回路を適用した例、また（
Ｃ）は論理レベル整合回路５としてカスケード型ＥＣＬ
を適用した例である。このように、アンプ２、論理レベ
ル整合回路５の回路構成には様々なバリエーションが考
えられる。なお、第４図で、Ｑ１〜Ｑ１４はトランジス
タであり、第４図（ａ）、 （Ｃ）のトランジスタＱ１
３，１４のエミッタ出力信号、第４図（ｂ）のトランジ
スタＱｌｌ、１２のエミッタ出力信号はレベル判定論理
部１へ出力される。
第３〜第５の実施例）をいくつか示しである。第４図（
ａ）はアンプ２としてカスケード型差動アンプを使用し
た例、（ｂ）は論理レベル整合回路５として修正（Ｍｏ
ｄｉｆｉｅｄ） Ｎ Ｔ Ｌ回路を適用した例、また（
Ｃ）は論理レベル整合回路５としてカスケード型ＥＣＬ
を適用した例である。このように、アンプ２、論理レベ
ル整合回路５の回路構成には様々なバリエーションが考
えられる。なお、第４図で、Ｑ１〜Ｑ１４はトランジス
タであり、第４図（ａ）、 （Ｃ）のトランジスタＱ１
３，１４のエミッタ出力信号、第４図（ｂ）のトランジ
スタＱｌｌ、１２のエミッタ出力信号はレベル判定論理
部１へ出力される。
以上説明したように本発明は、ラッチ又はフリップフロ
ップから成るレベル判定論理部とこのレベル判定論理部
の前段に設置されたアンプとの間に、アンプの出力レベ
ルをレベル判定論理部の論理レベルに変換する論理レベ
ル整合回路を設けたことにより、アンプの入力感度とレ
ベル判定論理部の動作速度をそれぞれ独立に最適化する
ことができるので、入力感度、動作周波数ともに従来構
成の２倍以上高性能な識別回路を実現できる効果がある
。
ップから成るレベル判定論理部とこのレベル判定論理部
の前段に設置されたアンプとの間に、アンプの出力レベ
ルをレベル判定論理部の論理レベルに変換する論理レベ
ル整合回路を設けたことにより、アンプの入力感度とレ
ベル判定論理部の動作速度をそれぞれ独立に最適化する
ことができるので、入力感度、動作周波数ともに従来構
成の２倍以上高性能な識別回路を実現できる効果がある
。
第１図は本発明の構成を示す構成図、第２図は本発明の
第１および第２の実施例を示す回路図、第３図は従来構
成と本発明構成との性能比較図、第４図は本発明の他の
実施例を示す回路図、第５図は従来の識別回路の構成を
示す構成図、第６図は従来の識別回路の例を示す回路図
である。 １・・・レベル判定論理部、２・・・アンプ、３・・・
出カバソファ、４・・・基準電圧発生回路、５・・・論
理レベル整合回路。
第１および第２の実施例を示す回路図、第３図は従来構
成と本発明構成との性能比較図、第４図は本発明の他の
実施例を示す回路図、第５図は従来の識別回路の構成を
示す構成図、第６図は従来の識別回路の例を示す回路図
である。 １・・・レベル判定論理部、２・・・アンプ、３・・・
出カバソファ、４・・・基準電圧発生回路、５・・・論
理レベル整合回路。
Claims (1)
- ラッチ又はフリップフロップから成るレベル判定論理部
とこのレベル判定論理部の前段に設置されたアンプとの
間に、アンプの出力レベルをレベル判定論理部の論理レ
ベルに変換する論理レベル整合回路を備えたことを特徴
とする識別回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP229489A JPH02182018A (ja) | 1989-01-09 | 1989-01-09 | 識別回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP229489A JPH02182018A (ja) | 1989-01-09 | 1989-01-09 | 識別回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02182018A true JPH02182018A (ja) | 1990-07-16 |
Family
ID=11525349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP229489A Pending JPH02182018A (ja) | 1989-01-09 | 1989-01-09 | 識別回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02182018A (ja) |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4940663A (ja) * | 1972-08-23 | 1974-04-16 | ||
| JPS49122653A (ja) * | 1973-03-26 | 1974-11-22 | ||
| JPS49131763A (ja) * | 1973-04-23 | 1974-12-17 | ||
| JPS60148208A (ja) * | 1984-01-12 | 1985-08-05 | Hitachi Cable Ltd | レベル変換回路 |
| JPS61224720A (ja) * | 1985-03-29 | 1986-10-06 | Yokogawa Electric Corp | 電圧比較回路 |
| JPS63148706A (ja) * | 1986-12-11 | 1988-06-21 | Nec Ic Microcomput Syst Ltd | 差動増幅回路 |
| JPS63164609A (ja) * | 1986-12-26 | 1988-07-08 | Fuji Photo Film Co Ltd | レベル変換回路 |
-
1989
- 1989-01-09 JP JP229489A patent/JPH02182018A/ja active Pending
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4940663A (ja) * | 1972-08-23 | 1974-04-16 | ||
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| JPS63164609A (ja) * | 1986-12-26 | 1988-07-08 | Fuji Photo Film Co Ltd | レベル変換回路 |
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