JPS61224720A - 電圧比較回路 - Google Patents
電圧比較回路Info
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- JPS61224720A JPS61224720A JP6583585A JP6583585A JPS61224720A JP S61224720 A JPS61224720 A JP S61224720A JP 6583585 A JP6583585 A JP 6583585A JP 6583585 A JP6583585 A JP 6583585A JP S61224720 A JPS61224720 A JP S61224720A
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- Japan
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- voltage
- differential amplifier
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- differential
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/2481—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors with at least one differential stage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018557—Coupling arrangements; Impedance matching circuits
- H03K19/018564—Coupling arrangements; Impedance matching circuits with at least one differential stage
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、Ｉｃテスターやロジックアナライザ等のビン
・エレクトロニクス部に使用する電圧比較回路（コンパ
レータ）に関する。
・エレクトロニクス部に使用する電圧比較回路（コンパ
レータ）に関する。
（従来の技術）
ＩＣテスターやロジックアナライザ等のシステムにおい
て、被測定ディバイスと直接接するピンエレクトロニク
ス部には、信号を取り込むために電圧比較回路が用いら
れている。
て、被測定ディバイスと直接接するピンエレクトロニク
ス部には、信号を取り込むために電圧比較回路が用いら
れている。
この場合、電圧比較回路に要求される性能としては、リ
ニアリティーが良く、高精度であること、高入力抵抗（
数１００にΩ〜数ＭΩ）であること、十分な入力電圧範
囲に対応できること、応答速度が数ｎｓ〜数＋ｎｓ程度
と速いこと等が挙げられる。しかしながら市販されてい
るＩＣ化された電圧比較回路には、これらのすべての条
件を満足するものは無い。それ故に、従来は、第３図に
示すように、市販されているＩＣ化された高速電圧比較
回路１に、高入力抵抗のバッファアンプ２を付加し、前
記したような要求される種々の性能を実現しようとして
いた。
ニアリティーが良く、高精度であること、高入力抵抗（
数１００にΩ〜数ＭΩ）であること、十分な入力電圧範
囲に対応できること、応答速度が数ｎｓ〜数＋ｎｓ程度
と速いこと等が挙げられる。しかしながら市販されてい
るＩＣ化された電圧比較回路には、これらのすべての条
件を満足するものは無い。それ故に、従来は、第３図に
示すように、市販されているＩＣ化された高速電圧比較
回路１に、高入力抵抗のバッファアンプ２を付加し、前
記したような要求される種々の性能を実現しようとして
いた。
（発明が解決しようとする問題点）
しかしながら、第３図に示すような構成の装置において
は、（ａ）バッファアンプ２が必要でコスト高となる（
ＩＣテスター等では、１システム当り４８〜２５６個も
の電圧比較回路を必要とする）、（ｂ）電圧比較回路全
体としてのリニアリティが劣化する、等の問題点があっ
た。
は、（ａ）バッファアンプ２が必要でコスト高となる（
ＩＣテスター等では、１システム当り４８〜２５６個も
の電圧比較回路を必要とする）、（ｂ）電圧比較回路全
体としてのリニアリティが劣化する、等の問題点があっ
た。
尚、市販されているＥＣＬライン・レシーバＩＣは、そ
の応答速度が優れていることから、これを差動入力型の
電圧比較回路として使用することも考えられるが、ＥＣ
Ｌロジック用であるため、その入力電圧範囲が−０，８
ｖ〜−１，８ｖ程度と極めて狭く、しかも負電圧範囲の
みであるので、このままでは使用できない。
の応答速度が優れていることから、これを差動入力型の
電圧比較回路として使用することも考えられるが、ＥＣ
Ｌロジック用であるため、その入力電圧範囲が−０，８
ｖ〜−１，８ｖ程度と極めて狭く、しかも負電圧範囲の
みであるので、このままでは使用できない。
本発明は上記問題点に鑑みてなされたもので、その目的
は、安価で且つ簡単な構成で、前記した要求される種々
の性能を有したピンエレクトロニクス用の電圧比較回路
を実現することにある。
は、安価で且つ簡単な構成で、前記した要求される種々
の性能を有したピンエレクトロニクス用の電圧比較回路
を実現することにある。
（１１１１題点を解決するための手段）前記した問題点
を解決する本発明は、入力段に差動接続された高周波用
ＦＥＴ、を用いると共に、この差動接続された高周波用
ＦＥＴに定電流を供給する定電流回路を有した差動増幅
器と、前記差動接続されたＦＥＴのドレイン・ソース間
電圧を一定に安定化させる回路と、前記差動増幅器から
の差動出力信号をレベルシフトする回路と、このレベル
シフト回路からの信号を入力するＥＣＬライン・レシー
バと、前記レベルシフト回路からの信号を前記差動増幅
器の定電流回路に帰還する回路とを備え、前記差動増幅
器の一方のＦＥＴのゲートに測定！＠を印加し、他方の
ＦＥＴのゲートに参照電圧を印加するようにしたことを
特徴とするものである。
を解決する本発明は、入力段に差動接続された高周波用
ＦＥＴ、を用いると共に、この差動接続された高周波用
ＦＥＴに定電流を供給する定電流回路を有した差動増幅
器と、前記差動接続されたＦＥＴのドレイン・ソース間
電圧を一定に安定化させる回路と、前記差動増幅器から
の差動出力信号をレベルシフトする回路と、このレベル
シフト回路からの信号を入力するＥＣＬライン・レシー
バと、前記レベルシフト回路からの信号を前記差動増幅
器の定電流回路に帰還する回路とを備え、前記差動増幅
器の一方のＦＥＴのゲートに測定！＠を印加し、他方の
ＦＥＴのゲートに参照電圧を印加するようにしたことを
特徴とするものである。
（実施例）
以下、図面を用いて本発明の実施例を詳細に説明する。
第１図は本発明回路の基本的なブロック図である。図に
おいて、３は一方の入力端に被測定回路（図示せず）か
らの測定信号ｖｉｎ１が印加され、他方の入力端に参照
電圧Ｖｉｎ２が印加される入力段に高周波用ＦＥＴを用
いた差動増幅器、４はこの差動増幅器３からの差動出力
１号をレベルシフトする回路、５はレベルシフト回路４
からの信号を受けるＥＣＬライン・レシーバで、市販さ
れているものが使用される。６はレベルシフト回路４か
ら、差動増幅器３の定電流回路に帰還をかける帰還回路
である。
おいて、３は一方の入力端に被測定回路（図示せず）か
らの測定信号ｖｉｎ１が印加され、他方の入力端に参照
電圧Ｖｉｎ２が印加される入力段に高周波用ＦＥＴを用
いた差動増幅器、４はこの差動増幅器３からの差動出力
１号をレベルシフトする回路、５はレベルシフト回路４
からの信号を受けるＥＣＬライン・レシーバで、市販さ
れているものが使用される。６はレベルシフト回路４か
ら、差動増幅器３の定電流回路に帰還をかける帰還回路
である。
′ 第２図は本発明回路の具体的な接続図である。
この図において、Ｑｔ ＊ ０２は差動の入力段を構成
しているＦＥＴ％Ｑｓ 、Ｑ４はＦＥＴＱｔ 、Ｑｔと
共にカスコード接続されたトランジスタ、ＱｓはＦＥＴ
Ｑｌ、Ｑｔからなる差動の入力段に一定電流Ｉｓを供給
する定電流源として機能するトランジスタで、これらで
もって、差動増幅器３を構成している。ＣＣは定電流１
ｃを供給する定電流源、Ｑ６は抵抗Ｒ４と共にＦＥＴＱ
ｓ 、Ｑｔのドレイン・ソース間電圧ｖｄｓを一定にす
るためのトランジスタである。Ｑｖ 、Ｑｓはベース接
地型のトランジスタで、レベルシフト回路４を構成して
おり、エミッタに差動増幅器３からの信号Ｉε１、ＩＥ
２がそれぞれ流入している。■８はバイアス電圧が印加
される端子である。抵抗Ｒ？、Ｒ−の共通接続点に得ら
れる信＠ｅｆは、帰還回路６を介してトランジスタＱｓ
のベースに帰還されている。ＥＣＬライン・レシーバ５
は、ここでは２段縦続接続したものを示すが、更に複数
段接続してもよい。このＥＣＬライン・レシーバ５の出
力が、本発明の電圧比較回路の比較結果となる。
しているＦＥＴ％Ｑｓ 、Ｑ４はＦＥＴＱｔ 、Ｑｔと
共にカスコード接続されたトランジスタ、ＱｓはＦＥＴ
Ｑｌ、Ｑｔからなる差動の入力段に一定電流Ｉｓを供給
する定電流源として機能するトランジスタで、これらで
もって、差動増幅器３を構成している。ＣＣは定電流１
ｃを供給する定電流源、Ｑ６は抵抗Ｒ４と共にＦＥＴＱ
ｓ 、Ｑｔのドレイン・ソース間電圧ｖｄｓを一定にす
るためのトランジスタである。Ｑｖ 、Ｑｓはベース接
地型のトランジスタで、レベルシフト回路４を構成して
おり、エミッタに差動増幅器３からの信号Ｉε１、ＩＥ
２がそれぞれ流入している。■８はバイアス電圧が印加
される端子である。抵抗Ｒ？、Ｒ−の共通接続点に得ら
れる信＠ｅｆは、帰還回路６を介してトランジスタＱｓ
のベースに帰還されている。ＥＣＬライン・レシーバ５
は、ここでは２段縦続接続したものを示すが、更に複数
段接続してもよい。このＥＣＬライン・レシーバ５の出
力が、本発明の電圧比較回路の比較結果となる。
このように構成された回路の動作を説明すれば、以下の
通りである。
通りである。
ＦＥＴＱｓのゲートには、被測定回路からの測定信号（
比較すべき信号）Ｖｆｎｔが印加され、又、ＦＥＴＱ’
２のゲートには参照電圧ｖｉｎ２が印加される。各ＦＥ
ＴＱｓ 、Ｑｔは、トランジスタＱ３゜Ｑ４と共にカス
コード接続されているので、ミラー効果による高周波特
性の劣化を防ぐことができる。差動増幅器３の出力は、
ベース接地型のレベルシフト回路４のトランジスタＱｙ
、Ｑｓのエミッタに電流Ｉ１１．ＩＥ２として入力さ
れ、コレクタ側より差動電圧ΔｖＯとして出力され、Ｅ
ＣＬライン・レシーバ５の差動入力端に加えられる。
比較すべき信号）Ｖｆｎｔが印加され、又、ＦＥＴＱ’
２のゲートには参照電圧ｖｉｎ２が印加される。各ＦＥ
ＴＱｓ 、Ｑｔは、トランジスタＱ３゜Ｑ４と共にカス
コード接続されているので、ミラー効果による高周波特
性の劣化を防ぐことができる。差動増幅器３の出力は、
ベース接地型のレベルシフト回路４のトランジスタＱｙ
、Ｑｓのエミッタに電流Ｉ１１．ＩＥ２として入力さ
れ、コレクタ側より差動電圧ΔｖＯとして出力され、Ｅ
ＣＬライン・レシーバ５の差動入力端に加えられる。
この差動電圧ΔＶＯは、次式で示される。
ΔＶｏ −Ｖｏ ｓ −ＶＯ２
−Ｉｉｔ 番Ｒｓ Ｉε２争Ｒに
こで、抵抗Ｒ５とＲｅの共通接続点Ａの電位を、ＥＣＬ
ライン・レシーバ５の“Ｏ″レベル１１圧約−１，８Ｖ
）とし、又、抵抗Ｒ５とＲｓの両端に発生する電圧振幅
Ｉε１ ・Ｒｓ、ＩＨ２・ＲＧを、ＥＣＬライン・レシ
ーバ５の論Ｉ！Ｊ振幅（１゜０Ｖ）となるように各定数
を選定することにより、ＥＣＬライン・レシーバ５の入
力信号レベルに合致させることができる。
ライン・レシーバ５の“Ｏ″レベル１１圧約−１，８Ｖ
）とし、又、抵抗Ｒ５とＲｓの両端に発生する電圧振幅
Ｉε１ ・Ｒｓ、ＩＨ２・ＲＧを、ＥＣＬライン・レシ
ーバ５の論Ｉ！Ｊ振幅（１゜０Ｖ）となるように各定数
を選定することにより、ＥＣＬライン・レシーバ５の入
力信号レベルに合致させることができる。
ＩＣ化されたＥＣＬライン・レシーバ５は、通常１段当
り７〜１０倍程度の差動電圧利得を有している。従って
、これを２〜３個縦統接続することにより、電圧比較回
路として必要な利得を得ることができる。
り７〜１０倍程度の差動電圧利得を有している。従って
、これを２〜３個縦統接続することにより、電圧比較回
路として必要な利得を得ることができる。
又、ＥＣＬライン・レシーバ５の入力電圧範囲は、−１
，８Ｖ〜−０，８Ｖ程度であり、正の電圧が加わるとこ
のＥＣＬライン・レシーバの入力部を破損することがあ
るが、本発明回路においては、帰還回路６によって、Ｅ
ＣＬライン・レシーバ５に正の電圧が加わるのを防止し
、これれを保護するようにしている。即ち、第２図回路
において、今、何んらかの原因で電流１ｔｘ、Ｉｉｚの
値が増加し、Ａ点の電位が上昇したとする。すると、抵
抗Ｒ７’、Ｒａによって適当に分圧された分圧電圧ｅｒ
も上昇し、帰還回路６を介して、電圧制御型定電流源を
構成しているトランジスタＱ５のベース電位を上昇させ
る。これによって、差動増幅器３に流れる電流Ｉｓが増
え、レベルシフト回路４に流れる電流ｌ１ｉｔ、Ｉ＠ｚ
を減少させる。
，８Ｖ〜−０，８Ｖ程度であり、正の電圧が加わるとこ
のＥＣＬライン・レシーバの入力部を破損することがあ
るが、本発明回路においては、帰還回路６によって、Ｅ
ＣＬライン・レシーバ５に正の電圧が加わるのを防止し
、これれを保護するようにしている。即ち、第２図回路
において、今、何んらかの原因で電流１ｔｘ、Ｉｉｚの
値が増加し、Ａ点の電位が上昇したとする。すると、抵
抗Ｒ７’、Ｒａによって適当に分圧された分圧電圧ｅｒ
も上昇し、帰還回路６を介して、電圧制御型定電流源を
構成しているトランジスタＱ５のベース電位を上昇させ
る。これによって、差動増幅器３に流れる電流Ｉｓが増
え、レベルシフト回路４に流れる電流ｌ１ｉｔ、Ｉ＠ｚ
を減少させる。
このようなコモンモード・フィードバックにより、ＥＣ
Ｌライン・レシーバ５の入力電圧レベルＶＯ１＊ Ｖｏ
２が正側に上昇することを防ぎ、ＥＣＬライン・レシ
ーバ５を保護することができる。
Ｌライン・レシーバ５の入力電圧レベルＶＯ１＊ Ｖｏ
２が正側に上昇することを防ぎ、ＥＣＬライン・レシ
ーバ５を保護することができる。
差動増幅器３において、入力段を構成している各ＦＥＴ
ＱＩ 、Ｃ２は、そのドレイン・ソース間電圧Ｖｄｓが
上昇すると、ゲートに洩れ電流が流れ、誤差の原因とな
ることがある。本発明の回路においては、定電流源ＣＣ
１抵抗Ｒ４，トランジスタＱ＠よりなる回路によって、
ドレイン・ソース間電圧Ｖｄｓを、■ｃ−Ｒ４の一定値
になるように安定化している。これによって、高精度を
維持することができる。尚、ドレイン・ソース間電圧ｖ
ｄｓは、使用するＦＥＴＱ＊ 、Ｃ２の特性表により、
ゲート電流が流れない範囲の電圧が設定されるものとす
る。
ＱＩ 、Ｃ２は、そのドレイン・ソース間電圧Ｖｄｓが
上昇すると、ゲートに洩れ電流が流れ、誤差の原因とな
ることがある。本発明の回路においては、定電流源ＣＣ
１抵抗Ｒ４，トランジスタＱ＠よりなる回路によって、
ドレイン・ソース間電圧Ｖｄｓを、■ｃ−Ｒ４の一定値
になるように安定化している。これによって、高精度を
維持することができる。尚、ドレイン・ソース間電圧ｖ
ｄｓは、使用するＦＥＴＱ＊ 、Ｃ２の特性表により、
ゲート電流が流れない範囲の電圧が設定されるものとす
る。
尚、上記の実施例において、差動増幅器３の入力部にア
ッテネータを付加し、ＦＥＴの入力電圧範囲を越えるよ
うな高入力信号に対応できるようにしてもよい。又、ト
ランジスタＱｓ 、Ｃ４のコレクタ間の信号振幅が大き
い場合、この間に、例えばショットキーバリアダイオー
ドによるクランプ回路を接続し、振幅を制限するように
すれば、電圧比較回路としての速度を向上させることが
できる。又、第２図回路において、抵抗Ｒ４と並列にコ
ンデンサを接続すれば、高周波特性を改善することがで
きる。
ッテネータを付加し、ＦＥＴの入力電圧範囲を越えるよ
うな高入力信号に対応できるようにしてもよい。又、ト
ランジスタＱｓ 、Ｃ４のコレクタ間の信号振幅が大き
い場合、この間に、例えばショットキーバリアダイオー
ドによるクランプ回路を接続し、振幅を制限するように
すれば、電圧比較回路としての速度を向上させることが
できる。又、第２図回路において、抵抗Ｒ４と並列にコ
ンデンサを接続すれば、高周波特性を改善することがで
きる。
（発明の効果）
以上説明したように、本発明によれば、市販のＥＣＬラ
インレシーバを利得段に使用するもので、安価で且つ簡
単な構成となり、しかも次に列挙するような種々の特徴
を有する電圧比較回路が実現できる。
インレシーバを利得段に使用するもので、安価で且つ簡
単な構成となり、しかも次に列挙するような種々の特徴
を有する電圧比較回路が実現できる。
■高周波用ＦＥＴを入力段に用いた差動増幅器を用い、
信号を直接比較する構成であるから、入力抵抗が高く、
又、リニアリティーがよい。
信号を直接比較する構成であるから、入力抵抗が高く、
又、リニアリティーがよい。
■ＦＥＴのドレイン・ソース間電圧を安定化しているの
で、ゲート電流が流れず、高精度が維持できる。
で、ゲート電流が流れず、高精度が維持できる。
■コモン・モードフィードバックにより、ＥＣＬライン
・レシーバの入力レベルを安定化しているので、ＥＣＬ
ライン・レシーバの保護を確実に行える。
・レシーバの入力レベルを安定化しているので、ＥＣＬ
ライン・レシーバの保護を確実に行える。
第１図は本発明回路の基本的な構成ブロック図、第２図
は本発明回路の具体的な接続図、第３図は従来回路のブ
ロック図である。 ３・・・差動増幅１ ４・・・レベルシフト回路
５・・・ＥＣＬライン・レシーバ ６・・・帰還回路 Ｑｓ 、Ｑ２・・・ＦＥＴ
Ｑ３〜Ｑ８・・・トランジスタ Ｒ１−Ｒａ・・・抵抗
は本発明回路の具体的な接続図、第３図は従来回路のブ
ロック図である。 ３・・・差動増幅１ ４・・・レベルシフト回路
５・・・ＥＣＬライン・レシーバ ６・・・帰還回路 Ｑｓ 、Ｑ２・・・ＦＥＴ
Ｑ３〜Ｑ８・・・トランジスタ Ｒ１−Ｒａ・・・抵抗
Claims (1)
- 入力段に差動接続された高周波用ＦＥＴを用いると共に
、この差動接続された高周波用ＦＥＴに定電流を供給す
る定電流回路を有した差動増幅器と、前記差動接続され
たＦＥＴのドレイン・ソース間電圧を一定に安定化させ
る回路と、前記差動増幅器からの差動出力信号をレベル
シフトする回路と、このレベルシフト回路からの信号を
入力するＥＣＬライン・レシーバと、前記レベルシフト
回路からの信号を前記差動増幅器の定電流回路に帰還す
る回路とを備え、前記差動増幅器の一方のＦＥＴのゲー
トに測定信号を印加し、他方のＦＥＴのゲートに参照電
圧を印加するようにしたことを特徴とする電圧比較回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6583585A JPS61224720A (ja) | 1985-03-29 | 1985-03-29 | 電圧比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6583585A JPS61224720A (ja) | 1985-03-29 | 1985-03-29 | 電圧比較回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61224720A true JPS61224720A (ja) | 1986-10-06 |
| JPH0462495B2 JPH0462495B2 (ja) | 1992-10-06 |
Family
ID=13298467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6583585A Granted JPS61224720A (ja) | 1985-03-29 | 1985-03-29 | 電圧比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61224720A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02182018A (ja) * | 1989-01-09 | 1990-07-16 | Nippon Telegr & Teleph Corp <Ntt> | 識別回路 |
-
1985
- 1985-03-29 JP JP6583585A patent/JPS61224720A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02182018A (ja) * | 1989-01-09 | 1990-07-16 | Nippon Telegr & Teleph Corp <Ntt> | 識別回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0462495B2 (ja) | 1992-10-06 |
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