JPH02183625A - トランジスタ論理回路 - Google Patents
トランジスタ論理回路Info
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- JPH02183625A JPH02183625A JP893114A JP311489A JPH02183625A JP H02183625 A JPH02183625 A JP H02183625A JP 893114 A JP893114 A JP 893114A JP 311489 A JP311489 A JP 311489A JP H02183625 A JPH02183625 A JP H02183625A
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- channel
- logic circuit
- mos transistor
- transistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＭＯＳ トランジスタで構成されたトランジス
タ論理回路に関するものである。
タ論理回路に関するものである。
従来の技術
第２図は従来のトランジスタ論理回路の回路図であり、
１１．１２はＰチャネルＭＯＳトランジスタ、１３．１
４はＮチャネルＭＯＳトランジスタ、１５．１６は入力
端子、１７は出力端子であり、２人力のＣＭＯ８型Ｏ８
Ｒ回路を構成している。また、ＰチャネルＭＯＳトラン
ジスタ１１゜１２のチャネル幅は等しく設定され、Ｎチ
ャネルＭＯＳトランジスタ１３．１４のチャネル幅も等
しく設定されている。
１１．１２はＰチャネルＭＯＳトランジスタ、１３．１
４はＮチャネルＭＯＳトランジスタ、１５．１６は入力
端子、１７は出力端子であり、２人力のＣＭＯ８型Ｏ８
Ｒ回路を構成している。また、ＰチャネルＭＯＳトラン
ジスタ１１゜１２のチャネル幅は等しく設定され、Ｎチ
ャネルＭＯＳトランジスタ１３．１４のチャネル幅も等
しく設定されている。
上記従来の回路構成では、入力端子１５．１６と、これ
に接続されているＰチャネルＭＯ８トランジスタ１１．
１２の接続が、入力端子１５は電源端子側のＰチャネル
ＭＯＳトランジスタ１１に接続され、入力端子１６は出
力端子側のＰチャネルＭＯＳトランジスタ１２に接続さ
れているため、これを入力端子１５から見るとＰチャネ
ルＭＯＳトランジスタ１１と出力端子の間にＰチャネル
ＭＯＳトランジスタ１２による抵抗が接続され、入力端
子１６から見るとＰチャネルＭＯＳトランジスタ１２と
電源端子の間にＰチャネルＭＯＳトランジスタ１１によ
る抵抗が接続されていることになり、入力端子１５．１
６は回路的に等価ではない。このために、各入力端子の
入力スイッチングレベルが異なってしまうと同時に、各
入力端子からの出力遅延時間ら異なってしまうという問
題があった。一般にＮＯＲ回路では、各入力端子の入力
スイッチングレベルは、入力端子が電源端子に近いＰチ
ャネルＭＯＳトランジスタに接続されているほど小さく
、実験によればこれらの入力端子間の人力スイッチレベ
ルの差は約０．２〜０．４Ｖ程度になり、各入力端子か
らの出力遅延時間は、入力端子が電源端子に近いＰチャ
ネルＭＯＳトランジスタに接続されているほど大きく、
実験によればこれらの入力端子間の出力遅延時間の差は
、出力遅延時間の平均（平均出力遅延時間）の約１０〜
４０％程度になる。これらの点は従来のようにあまり高
速でないトランジスタ論理回路では問題にならないが、
高速なトランジスタ論理回路で問題になってくる。
に接続されているＰチャネルＭＯ８トランジスタ１１．
１２の接続が、入力端子１５は電源端子側のＰチャネル
ＭＯＳトランジスタ１１に接続され、入力端子１６は出
力端子側のＰチャネルＭＯＳトランジスタ１２に接続さ
れているため、これを入力端子１５から見るとＰチャネ
ルＭＯＳトランジスタ１１と出力端子の間にＰチャネル
ＭＯＳトランジスタ１２による抵抗が接続され、入力端
子１６から見るとＰチャネルＭＯＳトランジスタ１２と
電源端子の間にＰチャネルＭＯＳトランジスタ１１によ
る抵抗が接続されていることになり、入力端子１５．１
６は回路的に等価ではない。このために、各入力端子の
入力スイッチングレベルが異なってしまうと同時に、各
入力端子からの出力遅延時間ら異なってしまうという問
題があった。一般にＮＯＲ回路では、各入力端子の入力
スイッチングレベルは、入力端子が電源端子に近いＰチ
ャネルＭＯＳトランジスタに接続されているほど小さく
、実験によればこれらの入力端子間の人力スイッチレベ
ルの差は約０．２〜０．４Ｖ程度になり、各入力端子か
らの出力遅延時間は、入力端子が電源端子に近いＰチャ
ネルＭＯＳトランジスタに接続されているほど大きく、
実験によればこれらの入力端子間の出力遅延時間の差は
、出力遅延時間の平均（平均出力遅延時間）の約１０〜
４０％程度になる。これらの点は従来のようにあまり高
速でないトランジスタ論理回路では問題にならないが、
高速なトランジスタ論理回路で問題になってくる。
第３図は高速化に対応した従来のトランジスタ論理回路
の回路図であり、１８．１９，２０．２１はＰチャネル
ＭＯ３トランジスタ、２２．２３はＮチャネルＭＯＳ
トランジスタ、２４．２５は入力端子、２６は出力端子
であり、第２図と同様２人力のＣＭＯ８型ＮＯ型口ＯＲ
回路している。また、ＰチャネルＭＯＳトランジスタ１
８，１９゜２０．２１のチャネル幅は等しく設定され、
ＮチャネルＭＯＳトランジスタ２２．２３のチャネル幅
も等しく設定されている。第３図の回路構成では、直列
に接続されたＰチャネルＭＯ８トランジスタを２組並列
に接続し、入力端子２４をＰチャネルＭＯＳトランジス
タ１８．２１に、入力端子２５をＰチャネルＭＯ３トラ
ンジスタ１９゜２０に接続することにより、入力端子２
４．２５は回路的に完全に等価となるため、各入力端子
の入力スイッチングレベルは等しくなり、また入力端子
間の出力遅延時間の差も生じない。しかし、この構成で
はＭＯＳトランジスタの数が増加してしまうため、レイ
アウト面積が大きくなってしまうという問題点があった
。第３図に示すような２人力のＮＯＲ回路であれば、レ
イアウト面積の増加はそれほど太き（ないが、入力数が
増加するほどレイアウト面積の増加は大きくなり、レイ
アウト面積を大きくすることが難しいメモリ装置等では
使用することが困難であった。
の回路図であり、１８．１９，２０．２１はＰチャネル
ＭＯ３トランジスタ、２２．２３はＮチャネルＭＯＳ
トランジスタ、２４．２５は入力端子、２６は出力端子
であり、第２図と同様２人力のＣＭＯ８型ＮＯ型口ＯＲ
回路している。また、ＰチャネルＭＯＳトランジスタ１
８，１９゜２０．２１のチャネル幅は等しく設定され、
ＮチャネルＭＯＳトランジスタ２２．２３のチャネル幅
も等しく設定されている。第３図の回路構成では、直列
に接続されたＰチャネルＭＯ８トランジスタを２組並列
に接続し、入力端子２４をＰチャネルＭＯＳトランジス
タ１８．２１に、入力端子２５をＰチャネルＭＯ３トラ
ンジスタ１９゜２０に接続することにより、入力端子２
４．２５は回路的に完全に等価となるため、各入力端子
の入力スイッチングレベルは等しくなり、また入力端子
間の出力遅延時間の差も生じない。しかし、この構成で
はＭＯＳトランジスタの数が増加してしまうため、レイ
アウト面積が大きくなってしまうという問題点があった
。第３図に示すような２人力のＮＯＲ回路であれば、レ
イアウト面積の増加はそれほど太き（ないが、入力数が
増加するほどレイアウト面積の増加は大きくなり、レイ
アウト面積を大きくすることが難しいメモリ装置等では
使用することが困難であった。
発明が解決しようとする課題
本発明は、レイアウト面積をあまり太き（増加させずに
入力端子間の出力遅延時間の差が小さなトランジスタ論
理回路を実現することを目的とする。
入力端子間の出力遅延時間の差が小さなトランジスタ論
理回路を実現することを目的とする。
課題を解決するための手段
この目的を達成するために、本発明のトランジスタ論理
回路は、電源端子あるいは接地端子と出力端子の間に接
続された、ＭＯＳトランジスタのチャネル幅を電源ある
いは接地端子側から順次大きくした、ドレイン、ソース
端子を直列に接続したＭＯＳ トランジスタ群と、上記
直列に接続されたＭＯＳトランジスタ群と相補的に動作
する、接地あるいは電源端子と出力端子との間に接続さ
れた、ＭＯＳトランジスタのチャネル幅をゲートが共通
に接続されている上記直列に接続されたＭＯＳトランジ
スタ群のチャネル幅が大きいほど小さ（した、ドレイン
、ソース端子を並列に接続したＭＯＳトランジスタ群で
構成されている・。
回路は、電源端子あるいは接地端子と出力端子の間に接
続された、ＭＯＳトランジスタのチャネル幅を電源ある
いは接地端子側から順次大きくした、ドレイン、ソース
端子を直列に接続したＭＯＳ トランジスタ群と、上記
直列に接続されたＭＯＳトランジスタ群と相補的に動作
する、接地あるいは電源端子と出力端子との間に接続さ
れた、ＭＯＳトランジスタのチャネル幅をゲートが共通
に接続されている上記直列に接続されたＭＯＳトランジ
スタ群のチャネル幅が大きいほど小さ（した、ドレイン
、ソース端子を並列に接続したＭＯＳトランジスタ群で
構成されている・。
作用
この構成によれば、レイアウト面積をあまり大きく増加
させずに各入力端子間の入力スイッチングレベルを変化
させ、入力端子間の出力遅延時間の差か小さなトランジ
スタ論理回路を実現することができる。
させずに各入力端子間の入力スイッチングレベルを変化
させ、入力端子間の出力遅延時間の差か小さなトランジ
スタ論理回路を実現することができる。
実施例
以下本発明の一実施例について図面を参照しながら説明
する。
する。
第１図は本発明の一実施例におけるトランジスタ論理回
路の回路−図を示すものである。第１図において１．２
．３はＰチャネルＭＯ３トランジスタ、４．５．６はＮ
チャネルＭＯＳトランジスタ、？、８．９は入力端子、
１０は出力端子であり、３人力のＣＭＯ８型ＮＯ型口Ｏ
Ｒ回路している。ＰチャネルＭＯＳトランジスタ１，２
．３のチャネル幅Ｗは電源側から順次大きくなっており
、例えばそれぞれＷ＝４６．５０．５４ （μｍ）に設
定されている。ＮチャネルＭＯＳトランジスタ４．５．
６のチャネル幅Ｗは、ゲートが共通に接続されているＰ
チャネルＭＯＳトランジスタのチャネル幅が大きいほど
小さくなっており、例えば、それぞれＷ＝１１．１０．
９ （μｍ）に設定されている。ＣＭＯ３回路の入力ス
イッチングレベルは入力端子に接続されたＰチャネルＭ
ＯＳトランジスタとＮチャネルＭＯＳトランジスタのチ
ャネル幅Ｗｐ、ＷＮの比で決定され、ＷＰ／ＷＮの大き
さが大きいほど入力スイッチングレベルは高くなるため
、この構成により、トランジスタのチャネル幅が等しい
従来の場合に比べて、入力端子７の入力スイッチングレ
ベルは上り、入力端子９の入力スイッチングレベルは下
がることになる。本発明では、上記のように入力スイッ
チングレベルを変化させることにより、各入力端子間の
入力スイッチングレベルの差を小さくしているが、各入
力端子の入力スイッチングレベルは等しくない。これは
、各入力端子間の出力遅延時間の差は入力スイッチング
レベルによって大きく影響されるが、直列に接続された
ＭＯＳトランジスタのドレイン、ソース端子のインピー
ダンスが各入力端子により異なっているため、入力スイ
ッチングレベルをすべて等しくするより少しずらしてお
（方が出力遅延時間の差を小さ（することができるため
である。本実施例では、このように各入力端子のスイッ
チングレベルを変化させることにより、入力端子７，９
間の出力遅延時間の差δＴは０．０４ｎｓｅｃとなり、
従来の構成にした場合の０、１５ｎｓｅｃの約２７％と
なり、問題とならない・レベルにまで小さくすることが
できる。本実施例の回路の各入力端子からの平均出力遅
延時間Ｔは０、４９ｎｓｅｃであるので、従来の構成で
は出力遅延時間の差δＴは平均出力遅延時間Ｔの約３１
％であったものを、本実施例では約８％にまで小さくす
ることができたことになる。
路の回路−図を示すものである。第１図において１．２
．３はＰチャネルＭＯ３トランジスタ、４．５．６はＮ
チャネルＭＯＳトランジスタ、？、８．９は入力端子、
１０は出力端子であり、３人力のＣＭＯ８型ＮＯ型口Ｏ
Ｒ回路している。ＰチャネルＭＯＳトランジスタ１，２
．３のチャネル幅Ｗは電源側から順次大きくなっており
、例えばそれぞれＷ＝４６．５０．５４ （μｍ）に設
定されている。ＮチャネルＭＯＳトランジスタ４．５．
６のチャネル幅Ｗは、ゲートが共通に接続されているＰ
チャネルＭＯＳトランジスタのチャネル幅が大きいほど
小さくなっており、例えば、それぞれＷ＝１１．１０．
９ （μｍ）に設定されている。ＣＭＯ３回路の入力ス
イッチングレベルは入力端子に接続されたＰチャネルＭ
ＯＳトランジスタとＮチャネルＭＯＳトランジスタのチ
ャネル幅Ｗｐ、ＷＮの比で決定され、ＷＰ／ＷＮの大き
さが大きいほど入力スイッチングレベルは高くなるため
、この構成により、トランジスタのチャネル幅が等しい
従来の場合に比べて、入力端子７の入力スイッチングレ
ベルは上り、入力端子９の入力スイッチングレベルは下
がることになる。本発明では、上記のように入力スイッ
チングレベルを変化させることにより、各入力端子間の
入力スイッチングレベルの差を小さくしているが、各入
力端子の入力スイッチングレベルは等しくない。これは
、各入力端子間の出力遅延時間の差は入力スイッチング
レベルによって大きく影響されるが、直列に接続された
ＭＯＳトランジスタのドレイン、ソース端子のインピー
ダンスが各入力端子により異なっているため、入力スイ
ッチングレベルをすべて等しくするより少しずらしてお
（方が出力遅延時間の差を小さ（することができるため
である。本実施例では、このように各入力端子のスイッ
チングレベルを変化させることにより、入力端子７，９
間の出力遅延時間の差δＴは０．０４ｎｓｅｃとなり、
従来の構成にした場合の０、１５ｎｓｅｃの約２７％と
なり、問題とならない・レベルにまで小さくすることが
できる。本実施例の回路の各入力端子からの平均出力遅
延時間Ｔは０、４９ｎｓｅｃであるので、従来の構成で
は出力遅延時間の差δＴは平均出力遅延時間Ｔの約３１
％であったものを、本実施例では約８％にまで小さくす
ることができたことになる。
また、本実施例によるレイアウト面積の増加は、ＭＯＳ
トランジスタのチャネル幅の増加分だけであるので約５
％と小さく、レイアウト面積を太き（することが困難な
メモリ装置でも十分使用可能である。
トランジスタのチャネル幅の増加分だけであるので約５
％と小さく、レイアウト面積を太き（することが困難な
メモリ装置でも十分使用可能である。
以上のように本実施例によれば、ＰチャネルＭＯ８トラ
ンジスタ１，２．３のチャネル幅を電源側から順次大き
くし、ＮチャネルＭＯＳトランジスタ４．５．６のチャ
ネル幅を、ゲートが共通に接続されているＰチャネルＭ
ＯＳトランジスタのチャネル幅が大きいほど小さ（する
ことにより、入力端子７，９の入力スイッチングレベル
を変化させ、レイアウト面積の大きな増加なしに、各入
力端子間の出力遅延時間の差が小さなトランジスタ論理
回路を実現することができる。
ンジスタ１，２．３のチャネル幅を電源側から順次大き
くし、ＮチャネルＭＯＳトランジスタ４．５．６のチャ
ネル幅を、ゲートが共通に接続されているＰチャネルＭ
ＯＳトランジスタのチャネル幅が大きいほど小さ（する
ことにより、入力端子７，９の入力スイッチングレベル
を変化させ、レイアウト面積の大きな増加なしに、各入
力端子間の出力遅延時間の差が小さなトランジスタ論理
回路を実現することができる。
なお、本実施例はＮＯＲ回路であるが、これはＮＡＮＤ
回路でもよ＜、ＮＡＮＤ回路の場合には、直列に接続し
たＮチャネルＭＯＳトランジスタ群のチャネル幅を接地
端子側から順次大きくし、ゲートが共通に接続されてい
るＮチャネルＭＯＳトランジスタのゲート幅が大きいほ
ど並列に接続したＰチャネルＭＯＳトランジスタのチャ
ネル幅を小さくすることにより、ＮＯＲ回路と同様、レ
イアウト面積の大きな増加なしに入力端子間の出力遅延
時間の差が小さなトランジスタ論理回路が実現できる。
回路でもよ＜、ＮＡＮＤ回路の場合には、直列に接続し
たＮチャネルＭＯＳトランジスタ群のチャネル幅を接地
端子側から順次大きくし、ゲートが共通に接続されてい
るＮチャネルＭＯＳトランジスタのゲート幅が大きいほ
ど並列に接続したＰチャネルＭＯＳトランジスタのチャ
ネル幅を小さくすることにより、ＮＯＲ回路と同様、レ
イアウト面積の大きな増加なしに入力端子間の出力遅延
時間の差が小さなトランジスタ論理回路が実現できる。
また、本実施例では並列に接続されたトランジスタ群の
チャネル幅をすべて変えているが、これは従来のように
同じチャネル幅でもよい。
チャネル幅をすべて変えているが、これは従来のように
同じチャネル幅でもよい。
入力信号数も本実施例では３人力であるが、さらに多入
力でもよい。
力でもよい。
発明の効果
本発明によれば、電源端子あるいは接地端子と出力端子
の間に接続された、ＭＯＳトランジスタのチャネル幅を
電源あるいは接地端子側から順次大きくした、ドレイン
、ソース端子を直列に接続したＭＯＳトランジスタ群と
、上記直列に接続されたＭＯＳトランジスタ群と相補的
に動作する、接地あるいは電源端子と出力端子との間に
接続され、ＭＯＳトランジスタのチャネル幅をゲートが
共通に接続されている上記直列に接続されたＭＯＳトラ
ンジスタ群のチャネル幅が大きいほど小さくした、ドレ
イン、ソース端子を並列に接続したＭｏＳトランジスタ
群とで構成することにより、］・ランシスタ論理回路の
各入力端子の入力スイッチングレベルを変化させ、レイ
アウト面積の大きな増加なしに、各入力端子間の出力遅
延時間の差か小さな優れたトランジスタ論理回路を実現
することができる。
の間に接続された、ＭＯＳトランジスタのチャネル幅を
電源あるいは接地端子側から順次大きくした、ドレイン
、ソース端子を直列に接続したＭＯＳトランジスタ群と
、上記直列に接続されたＭＯＳトランジスタ群と相補的
に動作する、接地あるいは電源端子と出力端子との間に
接続され、ＭＯＳトランジスタのチャネル幅をゲートが
共通に接続されている上記直列に接続されたＭＯＳトラ
ンジスタ群のチャネル幅が大きいほど小さくした、ドレ
イン、ソース端子を並列に接続したＭｏＳトランジスタ
群とで構成することにより、］・ランシスタ論理回路の
各入力端子の入力スイッチングレベルを変化させ、レイ
アウト面積の大きな増加なしに、各入力端子間の出力遅
延時間の差か小さな優れたトランジスタ論理回路を実現
することができる。
第１図は本発明の一実施例におけるトランジス論理回路
の回路図、第２図は従来のトランジスタ論理回路の回路
図、第３図は従来の改良されたトランジスタ論理回路の
回路図である。 １．２，３，１１，１２．１８，１９，２０゜２１、・
・・・・・ＰチャネルＭＯＳトランジスタ、４゜５．６
，１３，１４．２２．２３・・・・・・ＮチャネルＭＯ
３トランジスタ、７，８．９，１５，１６゜２４．２５
・・・・・・入力端子１．１０，１７．２６・・・・・
・出力端子。 代理人の氏名 弁理士 粟野重孝 ばか１６第 ２ 図 １〜３−ｍ−ｐ＝、＞ル間う５トラシシズタｔｏ−出り
沼シ 第３図 Ｗ＋ｊ＝Ｗ陣 Ｗ＋＞ Ｗ５ンＷｅ Ｗｎ−％コ
の回路図、第２図は従来のトランジスタ論理回路の回路
図、第３図は従来の改良されたトランジスタ論理回路の
回路図である。 １．２，３，１１，１２．１８，１９，２０゜２１、・
・・・・・ＰチャネルＭＯＳトランジスタ、４゜５．６
，１３，１４．２２．２３・・・・・・ＮチャネルＭＯ
３トランジスタ、７，８．９，１５，１６゜２４．２５
・・・・・・入力端子１．１０，１７．２６・・・・・
・出力端子。 代理人の氏名 弁理士 粟野重孝 ばか１６第 ２ 図 １〜３−ｍ−ｐ＝、＞ル間う５トラシシズタｔｏ−出り
沼シ 第３図 Ｗ＋ｊ＝Ｗ陣 Ｗ＋＞ Ｗ５ンＷｅ Ｗｎ−％コ
Claims (3)
- （１）電源端子あるいは接地端子と出力端子との間に接
続された、ＭＯＳトランジスタのチャネル幅を電源ある
いは接地端子側から順次大きくした、ドレイン、ソース
端子を直列に接続した第１のＭＯＳトランジスタ群と、
上記第１のＭＯＳトランジスタ群と相補的に動作する、
接地あるいは電源端子と出力端子との間に接続された、
ドレイン、ソース端子を並列に接続した第２のＭＯＳト
ランジスタ群とで構成されたことを特徴とするトランジ
スタ論理回路。 - （２）上記第１のＭＯＳトランジスタ群のチャネル幅が
大きいほど、上記第１のＭＯＳトランジスタ群とゲート
が共通に接続されている上記第２のＭＯＳトランジスタ
群のＭＯＳトランジスタのチャネル幅を小さくしたこと
を特徴とする、請求項（１）記載のトランジスタ論理回
路。 - （３）電源端子あるいは接地端子と出力端子との間に直
列に接続された第１のＭＯＳトランジスタ群が３個以上
のＭＯＳトランジスタで構成されている事を特徴とする
請求項（１）または（２）記載のトランジスタ論理回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP893114A JPH02183625A (ja) | 1989-01-10 | 1989-01-10 | トランジスタ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP893114A JPH02183625A (ja) | 1989-01-10 | 1989-01-10 | トランジスタ論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02183625A true JPH02183625A (ja) | 1990-07-18 |
Family
ID=11548324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP893114A Pending JPH02183625A (ja) | 1989-01-10 | 1989-01-10 | トランジスタ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02183625A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03247117A (ja) * | 1990-02-26 | 1991-11-05 | Nec Corp | Ｃｍｏｓ論理回路 |
-
1989
- 1989-01-10 JP JP893114A patent/JPH02183625A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03247117A (ja) * | 1990-02-26 | 1991-11-05 | Nec Corp | Ｃｍｏｓ論理回路 |
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