JPS60217726A - 論理回路 - Google Patents
論理回路Info
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- JPS60217726A JPS60217726A JP59072846A JP7284684A JPS60217726A JP S60217726 A JPS60217726 A JP S60217726A JP 59072846 A JP59072846 A JP 59072846A JP 7284684 A JP7284684 A JP 7284684A JP S60217726 A JPS60217726 A JP S60217726A
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- JP
- Japan
- Prior art keywords
- logic circuit
- input
- output
- logic
- stage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01806—Interface arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、論理回路技術さら忙は相互に接続されて論
理回路網を構成するのに適用して特に有効な技術に関す
るもので、たとえば、入出力が共ＫＴ Ｔ Ｌ （Ｔｒ
ａｎｓｉａｔｏｒ Ｔｒａｎｓｉｓｔｏｒ Ｌｏｓｉｃ
） ｖベルのしきい値を有する論理回路に利用して有効
な技術に関するものである。
理回路網を構成するのに適用して特に有効な技術に関す
るもので、たとえば、入出力が共ＫＴ Ｔ Ｌ （Ｔｒ
ａｎｓｉａｔｏｒ Ｔｒａｎｓｉｓｔｏｒ Ｌｏｓｉｃ
） ｖベルのしきい値を有する論理回路に利用して有効
な技術に関するものである。
例えば、ＳＳＩ、ＭＳＮあるいはＬＳＩとしてランダム
論理回路網を構成するために多く使用されているＴＴＬ
は、第１図に示すように、約５Ｖの電源Ｖｃｃと接地電
位の間にてトーテムポール型に直列接続された１対のバ
イポーラトランジスタＱ１．Ｑ２からなる出力段３０．
上記１対のバイポーラトランジスタＱｉ＊ Ｑ２を相補
的に導通駆動する位相分割回路２０、この位相分割回路
２０を駆動する入力段１０などによって構成される。
論理回路網を構成するために多く使用されているＴＴＬ
は、第１図に示すように、約５Ｖの電源Ｖｃｃと接地電
位の間にてトーテムポール型に直列接続された１対のバ
イポーラトランジスタＱ１．Ｑ２からなる出力段３０．
上記１対のバイポーラトランジスタＱｉ＊ Ｑ２を相補
的に導通駆動する位相分割回路２０、この位相分割回路
２０を駆動する入力段１０などによって構成される。
ＴＴＬのより詳細な説明は、コロナ社昭和５８年４月３
０日発行の柳井久義著集積回路工学（２１６９〜７６頁
に示されている。
０日発行の柳井久義著集積回路工学（２１６９〜７６頁
に示されている。
上記ＴＴＬＫて使用される能動素子はすべてバイポーラ
トランジスタＱ １−Ｑ ５であって、９Ｋ。
トランジスタＱ １−Ｑ ５であって、９Ｋ。
Ｑ２〜Ｑ５についてはそれぞれクランプ用シ田ットキー
バリャ・ダイオードを内蔵するショットキートランジス
タが使用されている。これにより、いわゆるショットキ
ーＴＴＬを構成している。また、第１図に示した論理回
路は、その入力段１０にショットキーバリヤ・ダイオー
ドＤＩ、Ｄ２゜Ｄ３を使用することにより、３つの論理
入力Ａ。
バリャ・ダイオードを内蔵するショットキートランジス
タが使用されている。これにより、いわゆるショットキ
ーＴＴＬを構成している。また、第１図に示した論理回
路は、その入力段１０にショットキーバリヤ・ダイオー
ドＤＩ、Ｄ２゜Ｄ３を使用することにより、３つの論理
入力Ａ。
Ｂ、 Ｃを有するＮＡＮＤの論理機能をむたせられてい
る。
る。
上記ＴＴＬでは、その出力段３０がバイポーラトランジ
スタＱｌ、Ｑ２によって構成されることにより、その出
力Ｙの論理状態なＬ”あるいは”Ｈ”に保つための吸込
み電流ＩｏＬあるいは吐出し電流ＩｏＨを多く流せるよ
うになっている。これとともに、その入力しきい値およ
び出力しきい値が共に同じレベル（約１．４ Ｖ ）と
なるように設定され、これにより複数のＴＴＬを相互に
接続して任意の論理回路網を構成することができるよう
になっている。
スタＱｌ、Ｑ２によって構成されることにより、その出
力Ｙの論理状態なＬ”あるいは”Ｈ”に保つための吸込
み電流ＩｏＬあるいは吐出し電流ＩｏＨを多く流せるよ
うになっている。これとともに、その入力しきい値およ
び出力しきい値が共に同じレベル（約１．４ Ｖ ）と
なるように設定され、これにより複数のＴＴＬを相互に
接続して任意の論理回路網を構成することができるよう
になっている。
ところで、上述したごときＴＴＬでは、その内部の能動
素子がすべてバイポーラトランジスタであるため、その
論理人力Ａ、 Ｂ、Ｃからは、入力論理がＬ″のときに
少なからぬ電流ＩｉＬが流れ出るようになりている。換
言すると、この電流ＩｉＬが流れ出るか否かでもって論
理人力Ａ、Ｂ。
素子がすべてバイポーラトランジスタであるため、その
論理人力Ａ、 Ｂ、Ｃからは、入力論理がＬ″のときに
少なからぬ電流ＩｉＬが流れ出るようになりている。換
言すると、この電流ＩｉＬが流れ出るか否かでもって論
理人力Ａ、Ｂ。
Ｃの論理状態が決定されるようになっている。
従って、この種のＴＴＬでは、その出力段３０がバイポ
ーラトランジスタＱｌ、Ｑ２によって構成されることに
より、かなり大きな出力駆動力をもっているが、その論
理人力Ａ、Ｂ、Ｃ側から流れ出る電流ＩｉＬも大きいこ
とにより、実質的にはそれほど大きなファンアウトをも
たせることができなかった。そして、このファンアウト
を大きくすることができないことが、論理回路網を組む
上で様々な問題点を生じさせる、ということが本発明者
によって明らかとされた。例えば、１つのＴＴＬの論理
入力を多数のＴＴＬの論理入力に分岐させる場合、その
間にファ・ンアウトを増すためのＴＴＬを介在させて該
１つのＴＴＬの出力を枝状に分岐させることが行なわれ
るが、このとき、その間に介在するＴＴＬの段数によっ
て論理信号の伝達時間にずれが生じ、このことが上記論
理回路網の動作タイミングを狂わす、といったような問
題点を生じさせることｋなる。
ーラトランジスタＱｌ、Ｑ２によって構成されることに
より、かなり大きな出力駆動力をもっているが、その論
理人力Ａ、Ｂ、Ｃ側から流れ出る電流ＩｉＬも大きいこ
とにより、実質的にはそれほど大きなファンアウトをも
たせることができなかった。そして、このファンアウト
を大きくすることができないことが、論理回路網を組む
上で様々な問題点を生じさせる、ということが本発明者
によって明らかとされた。例えば、１つのＴＴＬの論理
入力を多数のＴＴＬの論理入力に分岐させる場合、その
間にファ・ンアウトを増すためのＴＴＬを介在させて該
１つのＴＴＬの出力を枝状に分岐させることが行なわれ
るが、このとき、その間に介在するＴＴＬの段数によっ
て論理信号の伝達時間にずれが生じ、このことが上記論
理回路網の動作タイミングを狂わす、といったような問
題点を生じさせることｋなる。
この発明の目的は、それほど大きなレイアウト面積を要
することなく、出力側に十分な駆動力を与えることがで
きるとともに、入力側に接続される論理回路の駆動負担
を軽くしてそのファンアウトを大きくすることができる
ようにした論理回路技術を提供するものである。
することなく、出力側に十分な駆動力を与えることがで
きるとともに、入力側に接続される論理回路の駆動負担
を軽くしてそのファンアウトを大きくすることができる
ようにした論理回路技術を提供するものである。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細嘗の記述および添附図面から明らかに
なるであろう。
ついては、本明細嘗の記述および添附図面から明らかに
なるであろう。
〔発明の概要］
本願忙おいて開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、出力段側をバイポーラトランジスタだけで構
成する−７、入力段をＣ−ＭＯＢで構成することにより
、それ＃１ど大きなレイアウト面積を要することなく、
出力側に十分な駆動力を与えることができるとともに、
入力側に接続される論理回路の駆動負担を軽くしてその
ファンアウトを太キ＜スることができるようにする、と
いう目的を達成するものである。
成する−７、入力段をＣ−ＭＯＢで構成することにより
、それ＃１ど大きなレイアウト面積を要することなく、
出力側に十分な駆動力を与えることができるとともに、
入力側に接続される論理回路の駆動負担を軽くしてその
ファンアウトを太キ＜スることができるようにする、と
いう目的を達成するものである。
以下、この発明の代表的な実施例を図面を参照しながら
説明する。
説明する。
なお、図面において同一符号は同一あるいは相当部分を
示す・ 第３図は、この発明による論理回路の一実施例を示す。
示す・ 第３図は、この発明による論理回路の一実施例を示す。
同図に示す論理回路は、例えばランダム論理回路網を構
成するため、あるいは半導体集積回路装置内部の論理回
路を組むために使用されるインバータとして構成された
ものであって、以下のよう・に構成されている。
成するため、あるいは半導体集積回路装置内部の論理回
路を組むために使用されるインバータとして構成された
ものであって、以下のよう・に構成されている。
すなわち、第３図に示す論理回路は、先ず、約５ｖの電
源Ｖｃｃと接地電位との間にてトーテムボ−／Ｉ／型に
直列接続された１対のバイポーラトランジスタＱｌ、Ｑ
２からなる出力段３０、上記１対のバイポーラトランジ
スタＱｌ、Ｑ２を相補的に導通駆動する位相分割回路２
０、この位相分割回路２０を駆動する入力段１０などに
よって構成される。
源Ｖｃｃと接地電位との間にてトーテムボ−／Ｉ／型に
直列接続された１対のバイポーラトランジスタＱｌ、Ｑ
２からなる出力段３０、上記１対のバイポーラトランジ
スタＱｌ、Ｑ２を相補的に導通駆動する位相分割回路２
０、この位相分割回路２０を駆動する入力段１０などに
よって構成される。
ここで、上記論理回路では、その出力段３０および位相
分割回路２０内の能動素子がすべてバイポーラトランジ
スタＱ１〜Ｑ５である。さらに、そのバイポーラトラン
ジスタＱ１〜Ｑ５のうち、Ｑ２〜Ｑ５にはクランプ用シ
ョットキーバリヤ・ダイオードを内蔵した、いわゆるシ
ョットキートランジスタが使用されている。つまり、上
記論理回路の出力段３０と位相分割回路ｌＯの部分は、
いわゆるショットキーＴＴＬの構成となっている。
分割回路２０内の能動素子がすべてバイポーラトランジ
スタＱ１〜Ｑ５である。さらに、そのバイポーラトラン
ジスタＱ１〜Ｑ５のうち、Ｑ２〜Ｑ５にはクランプ用シ
ョットキーバリヤ・ダイオードを内蔵した、いわゆるシ
ョットキートランジスタが使用されている。つまり、上
記論理回路の出力段３０と位相分割回路ｌＯの部分は、
いわゆるショットキーＴＴＬの構成となっている。
これにより、その論理出力ＹからはＴＴＬレベルの論理
出力が得られるようになっている。そして、トランジス
タＱ１．Ｑ２が相補的に導通駆動されることにより、出
力ＹをＨ′”あるいは′Ｌ″の論理状態に保つための吐
出し電流ＩｏＨあるいは吸込み電流ＩｏＬを十分に流す
ことができるようになっている。
出力が得られるようになっている。そして、トランジス
タＱ１．Ｑ２が相補的に導通駆動されることにより、出
力ＹをＨ′”あるいは′Ｌ″の論理状態に保つための吐
出し電流ＩｏＨあるいは吸込み電流ＩｏＬを十分に流す
ことができるようになっている。
他方、上記入力段１０だけは、ｐチャンネルＭＯ８電界
効果トランジスタＭｌとｎチャンネルＭＯ８電界効果ト
ランジスタＭ２とによるＣ−ＭＯ８論理回路で構成され
る。これとともに、そのＣ−ＭＯ８論理回路の入力しき
い値は上記出力段３０の出力しきい値に合わせるべく設
定されている。さらに、上記Ｃ−ＭＯ８論理回路を構成
するｐチャンネルＭｏ５ｔ界効果トランジスタＭ１とｎ
チャンネ）ｖＭＯ８電界効果トランジスタＭ２は、その
ゲート長がそれぞれ３μｍ以下に形成されている。
効果トランジスタＭｌとｎチャンネルＭＯ８電界効果ト
ランジスタＭ２とによるＣ−ＭＯ８論理回路で構成され
る。これとともに、そのＣ−ＭＯ８論理回路の入力しき
い値は上記出力段３０の出力しきい値に合わせるべく設
定されている。さらに、上記Ｃ−ＭＯ８論理回路を構成
するｐチャンネルＭｏ５ｔ界効果トランジスタＭ１とｎ
チャンネ）ｖＭＯ８電界効果トランジスタＭ２は、その
ゲート長がそれぞれ３μｍ以下に形成されている。
なお、入力Ａ側の抵抗Ｒ１１，Ｒ１２およびダイオード
Ｄｌｌ、Ｄ１２．Ｄ１３は、入力保護のための電圧クラ
ンプ回路を構成する。
Ｄｌｌ、Ｄ１２．Ｄ１３は、入力保護のための電圧クラ
ンプ回路を構成する。
さて、以上のように構成された論理回路では、先ず、そ
の出力段３０がＴＴＬと同様にトーテムポール歴に接続
きれた１対のバイポーラトランジスタＱ１．Ｑ２によっ
て構成されていることにより、約１．４■のしきい値を
もつＴＴＬレベルの論理出力を得ることができる。これ
とともに、その出力段３０をバイポーラトランジスタＱ
ｌ、Ｑ２だけで構成すること忙より、比較的小さなレイ
アウト面積でもって大きな電流駆動力をその出力Ｙに得
ることができる。
の出力段３０がＴＴＬと同様にトーテムポール歴に接続
きれた１対のバイポーラトランジスタＱ１．Ｑ２によっ
て構成されていることにより、約１．４■のしきい値を
もつＴＴＬレベルの論理出力を得ることができる。これ
とともに、その出力段３０をバイポーラトランジスタＱ
ｌ、Ｑ２だけで構成すること忙より、比較的小さなレイ
アウト面積でもって大きな電流駆動力をその出力Ｙに得
ることができる。
次に、その入力段１０がＣ−ＭＯＳ論理回路によって構
成されていることにより、入力Ａ側のインピーダンスが
非常に高くなる。これにより、その入力Ａに接続される
論理回路の駆動負担を大幅に軽減させて、そのファンア
ウトを非常に大きなものとすることができる。またＩｉ
Ｌが流れないためここでの消費電力が零となる。
成されていることにより、入力Ａ側のインピーダンスが
非常に高くなる。これにより、その入力Ａに接続される
論理回路の駆動負担を大幅に軽減させて、そのファンア
ウトを非常に大きなものとすることができる。またＩｉ
Ｌが流れないためここでの消費電力が零となる。
しかし、ここで最も注目すべきことは、その入力段１０
をなすためのＣ−ＭＯ８論理回路は、出力段までＭＯ８
１を界効果トランジスタで構成するＣ−ＭＯ８論理回路
とは異なり、その電流駆動力が次段の位相分割回路２０
のバイポーラトランジスタＱ４だけを駆動できるだけの
ものであればよく−往っで十〇入”ｈ段１００ＭＯ８當
界論嬰トランジスタＭｌ、Ｍ２は非常に小さな寸法に形
成できる、ということである。これＫより全体のレイア
ウト面積を通常のショットキーＴＴＬのそれに対して大
きくせずに、むしろ小さくすることさえ可能になる。特
に、上述したように上記ＭＯ８ｔ界効果トンンジスタＭ
１．Ｍ２のゲート長を３μｍ以下にすると、入力段１０
０部分のレイアウト面積が通常のショットキーＴＴＬの
それよりも確実に小さくなり、これにより、従来のＴＴ
Ｌのそれよりも小さなレイアウト面積でもって、そのＴ
ＴＬと同等の駆動能力を持ち、かつファンアウトについ
てはそのＴＴＬよりも非常にすぐれた特性を持つ論理回
路が得られるようＫなる。さらに、その入力段１０のＭ
Ｏ８電界効果トランジスタＭｌ。
をなすためのＣ−ＭＯ８論理回路は、出力段までＭＯ８
１を界効果トランジスタで構成するＣ−ＭＯ８論理回路
とは異なり、その電流駆動力が次段の位相分割回路２０
のバイポーラトランジスタＱ４だけを駆動できるだけの
ものであればよく−往っで十〇入”ｈ段１００ＭＯ８當
界論嬰トランジスタＭｌ、Ｍ２は非常に小さな寸法に形
成できる、ということである。これＫより全体のレイア
ウト面積を通常のショットキーＴＴＬのそれに対して大
きくせずに、むしろ小さくすることさえ可能になる。特
に、上述したように上記ＭＯ８ｔ界効果トンンジスタＭ
１．Ｍ２のゲート長を３μｍ以下にすると、入力段１０
０部分のレイアウト面積が通常のショットキーＴＴＬの
それよりも確実に小さくなり、これにより、従来のＴＴ
Ｌのそれよりも小さなレイアウト面積でもって、そのＴ
ＴＬと同等の駆動能力を持ち、かつファンアウトについ
てはそのＴＴＬよりも非常にすぐれた特性を持つ論理回
路が得られるようＫなる。さらに、その入力段１０のＭ
Ｏ８電界効果トランジスタＭｌ。
Ｍ２のゲート長を３μｍ以下Ｋまで縮小して行くと、こ
れに伴ってそのＭＯ８電界効果トランジスタＭ１．Ｍ２
のゲート容量も非常に小さなものとなり、これにより入
力段１０における動作速度も、後段のバイポーラ部分の
動作速度に勝るとも劣らぬ速さにまで高めることができ
るようになる。つまり、大きな駆動力および高い動作速
度を確保しつつ、必要なレイアウト面積を小さくし、か
つその入力側に接続される他の論理回路のファンアウト
を著しく大きくすることができる、という効果が得られ
るようになる。
れに伴ってそのＭＯ８電界効果トランジスタＭ１．Ｍ２
のゲート容量も非常に小さなものとなり、これにより入
力段１０における動作速度も、後段のバイポーラ部分の
動作速度に勝るとも劣らぬ速さにまで高めることができ
るようになる。つまり、大きな駆動力および高い動作速
度を確保しつつ、必要なレイアウト面積を小さくし、か
つその入力側に接続される他の論理回路のファンアウト
を著しく大きくすることができる、という効果が得られ
るようになる。
ここで、上記入力段１００入力しきい値が出力Ｙのそれ
と同じに設定されるということを前述したが、この入力
しきい値すなわち上記Ｃ−ＭＯ８部分の入力しきい値・
ｖｔｈは、次のようにして設定することができる。
と同じに設定されるということを前述したが、この入力
しきい値すなわち上記Ｃ−ＭＯ８部分の入力しきい値・
ｖｔｈは、次のようにして設定することができる。
すなわち、Ｃ−ＭＯ８論理回路の入力しきい値ｖｔｈは
次のようにしてめることができる。
次のようにしてめることができる。
ｖｔｈ＝ （Ｖｃｃ 十Ｖｔｈｐ ＋Ｖｔｈｎ ＋５＞
／（１＋〕四四１５） ・・・・・・・・・・・・・
・・・・・・・・（１）ただし、Ｋｎ＝（μｎ・ｇｏｘ
−Ｗ）／（Ｌ−ｔｏｘ） −”＝（２）Ｋｐ＝（μｐ・
ｇｏｘ−Ｗ）／（Ｌ４ｏｘ） −・”（３）ここで、 Ｖｔｈｐ ： ｐチャンネルＭＯ８電界効果トランジス
タＭ１のしきい値 電圧 Ｖｔｈｎ ： ｎチャンネルＭＯ８電界効果トランジス
タＭ２のしきい値電圧 μｐ ：ｐチャンネルＭＯ８電界効果トランジスタＭ１
のキャリア移動度 μｎ ：ｎチャンネルＭＯ８電界効果トランジスタＭ２
のキャリア移動Ｊ εＯｘ：ゲート絶縁膜の誘電率 Ｗ ：チャンネル幅 ｔｏｘ ：ゲート絶縁膜の長さ Ｌ ：チャンネル長 である。
／（１＋〕四四１５） ・・・・・・・・・・・・・
・・・・・・・・（１）ただし、Ｋｎ＝（μｎ・ｇｏｘ
−Ｗ）／（Ｌ−ｔｏｘ） −”＝（２）Ｋｐ＝（μｐ・
ｇｏｘ−Ｗ）／（Ｌ４ｏｘ） −・”（３）ここで、 Ｖｔｈｐ ： ｐチャンネルＭＯ８電界効果トランジス
タＭ１のしきい値 電圧 Ｖｔｈｎ ： ｎチャンネルＭＯ８電界効果トランジス
タＭ２のしきい値電圧 μｐ ：ｐチャンネルＭＯ８電界効果トランジスタＭ１
のキャリア移動度 μｎ ：ｎチャンネルＭＯ８電界効果トランジスタＭ２
のキャリア移動Ｊ εＯｘ：ゲート絶縁膜の誘電率 Ｗ ：チャンネル幅 ｔｏｘ ：ゲート絶縁膜の長さ Ｌ ：チャンネル長 である。
ここで、上式（２）（３）において、ＭＯ８電界効果ト
ランジスタＭ１．Ｍ２の各チャンネル幅Ｗおよび長さＬ
の値をそれぞれ調整することにより、Ｋｎ／Ｋｐを約８
．５とすると、式（１）からｖｔｈをＴＴＬのしきい値
である約１．４ｖにすることができる。
ランジスタＭ１．Ｍ２の各チャンネル幅Ｗおよび長さＬ
の値をそれぞれ調整することにより、Ｋｎ／Ｋｐを約８
．５とすると、式（１）からｖｔｈをＴＴＬのしきい値
である約１．４ｖにすることができる。
第４図はこの発明の別の実施例を示す。
同図に示す論理回路は、上述した実施例の論理回路を多
入力型の論理回路として構成したものである。ここでは
、互いに並列に接続された３つのｐチャンネルＭＯ８電
界効果トランジスタＭ１１゜Ｍ１２．Ｍ１３と互いに直
列接続された３つのｎチャンネルＭＯａｔ界効果トラン
ジスタＭ２１゜Ｍ２２．Ｍ２３とによって、３つの論理
人力Ａ。
入力型の論理回路として構成したものである。ここでは
、互いに並列に接続された３つのｐチャンネルＭＯ８電
界効果トランジスタＭ１１゜Ｍ１２．Ｍ１３と互いに直
列接続された３つのｎチャンネルＭＯａｔ界効果トラン
ジスタＭ２１゜Ｍ２２．Ｍ２３とによって、３つの論理
人力Ａ。
Ｂ、 ＣをもつＮＡＮＤの論理機能がもたせられている
。この場合、各ＭＯ８電界効果トランジスタＭｌ １．
Ｍ１２．Ｍ１３．Ｍ２１．Ｍ２２．Ｍ２３の各ゲート長
はそれぞれ３μｍ以下に形成され、これとともに、ＴＴ
Ｌのしきい値Ｌ４Ｖを得るべく、各チャンネルの幅Ｗと
長さＬが設定されている。
。この場合、各ＭＯ８電界効果トランジスタＭｌ １．
Ｍ１２．Ｍ１３．Ｍ２１．Ｍ２２．Ｍ２３の各ゲート長
はそれぞれ３μｍ以下に形成され、これとともに、ＴＴ
Ｌのしきい値Ｌ４Ｖを得るべく、各チャンネルの幅Ｗと
長さＬが設定されている。
（１）トーテムポール型に直列接続された１対のバイポ
ーラトランジスタからなる出力段と、上記１対のバイポ
ーラトランジスタな相補的に導通駆動する位相分割回路
と、この位相分割回路を駆動する入力段とから構成され
る論理回路にあって、上記入力段をＣ−ＭＯ８論理回路
で構成するとともに、該Ｃ−ＭＯ８論理回路の入力しき
い値を上記出力段の出力しきい値に合わせたことにより
、それほど大きなレイアウト面積を要することなく、出
力側に十分な駆動力を与えることができるとともに、入
力側に接続される論理回路の駆動負担を軽くしてそのフ
ァンアウトを大きくすることができる、という効果が得
られる。
ーラトランジスタからなる出力段と、上記１対のバイポ
ーラトランジスタな相補的に導通駆動する位相分割回路
と、この位相分割回路を駆動する入力段とから構成され
る論理回路にあって、上記入力段をＣ−ＭＯ８論理回路
で構成するとともに、該Ｃ−ＭＯ８論理回路の入力しき
い値を上記出力段の出力しきい値に合わせたことにより
、それほど大きなレイアウト面積を要することなく、出
力側に十分な駆動力を与えることができるとともに、入
力側に接続される論理回路の駆動負担を軽くしてそのフ
ァンアウトを大きくすることができる、という効果が得
られる。
（２）さらに、上記Ｃ−ＭＯ８論理回路を構成するｐチ
ャンネルＭＯ８ｔ界効果トランジスタとｎチャンネルＭ
Ｏ８電界効果トランジスタの各ゲート長をそれぞれ３μ
ｍ以下に形成すると、そのＭＯｓｔ界効果トランジスタ
のゲート容量が非常に小さくなり、これＫより入力段に
おける動作速度を、後段のバイポーラ部分の動作速度に
勝るとも劣ら、ぬ速さＫまで高めることができるよう忙
なる、という効果が得られる。
ャンネルＭＯ８ｔ界効果トランジスタとｎチャンネルＭ
Ｏ８電界効果トランジスタの各ゲート長をそれぞれ３μ
ｍ以下に形成すると、そのＭＯｓｔ界効果トランジスタ
のゲート容量が非常に小さくなり、これＫより入力段に
おける動作速度を、後段のバイポーラ部分の動作速度に
勝るとも劣ら、ぬ速さＫまで高めることができるよう忙
なる、という効果が得られる。
上記（１）（２１により、従来のＴＴＩ、およびＣ−Ｍ
Ｏ８論理回路の両者の利点を兼ね備えることができる、
という相乗効果が得られる。
Ｏ８論理回路の両者の利点を兼ね備えることができる、
という相乗効果が得られる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、この発明は上記実施例に限定され
るものではな（、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、上記位相分
割回路の一部などをＭＯ８電界効果トランジスタで構成
してもよい。
具体的に説明したが、この発明は上記実施例に限定され
るものではな（、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、上記位相分
割回路の一部などをＭＯ８電界効果トランジスタで構成
してもよい。
し利用分野〕
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である、ランダムな論理回
路網を組むための論理回路技術に適用した場合について
説明したが、それに限定されるものではなく、例えば、
発光ダイオードや外部パスラインなどを直接駆動するド
ライバ回路としての技術などにも適用できる。
をその背景となった利用分野である、ランダムな論理回
路網を組むための論理回路技術に適用した場合について
説明したが、それに限定されるものではなく、例えば、
発光ダイオードや外部パスラインなどを直接駆動するド
ライバ回路としての技術などにも適用できる。
第１図は従来の１’ Ｔ Ｌの一例を示す回路図、第２
図はこの発明による論理回路をインバータとして構成し
た場合の実施例を示す図、第３図はこの発明による論理
回路を３人力ＮＡＮＤ回路として構成した場合の実施例
を示す図である。 １０・・・入力段、２０・・・位相分割回路、３０・・
・出力段、Ａ、Ｂ、Ｃ・・・論理入力、Ｙ・・・倫理出
力、Ｖｃｃ・・・電源、ＩｏＨ・・・出力側の吐出し電
流、ＩｏＬ・・・出力側の吸込み電流、ＩＩＬ・・・入
力側の流れ出し電流、Ｑ２．Ｑ３．Ｑ４．Ｑ５・・・シ
ョットキートランジスタ、Ｑ２・・・バイポーラトラン
ジスタ、Ｍｌ。 Ｍｌ １． Ｍｌ ２． Ｍｌ ３・・・ｐチャンネル
ＭＯ８電界効果トランジスタ、Ｍ２．Ｍ２１．Ｍ２２゜
Ｍ２３．Ｍ２Ｏ・・・ｎチャンネルＭＯ８電界効果トラ
ンジスタ。
図はこの発明による論理回路をインバータとして構成し
た場合の実施例を示す図、第３図はこの発明による論理
回路を３人力ＮＡＮＤ回路として構成した場合の実施例
を示す図である。 １０・・・入力段、２０・・・位相分割回路、３０・・
・出力段、Ａ、Ｂ、Ｃ・・・論理入力、Ｙ・・・倫理出
力、Ｖｃｃ・・・電源、ＩｏＨ・・・出力側の吐出し電
流、ＩｏＬ・・・出力側の吸込み電流、ＩＩＬ・・・入
力側の流れ出し電流、Ｑ２．Ｑ３．Ｑ４．Ｑ５・・・シ
ョットキートランジスタ、Ｑ２・・・バイポーラトラン
ジスタ、Ｍｌ。 Ｍｌ １． Ｍｌ ２． Ｍｌ ３・・・ｐチャンネル
ＭＯ８電界効果トランジスタ、Ｍ２．Ｍ２１．Ｍ２２゜
Ｍ２３．Ｍ２Ｏ・・・ｎチャンネルＭＯ８電界効果トラ
ンジスタ。
Claims (1)
- 【特許請求の範囲】 １、）−テムボール型に直列接続された１対のバイポー
ラトランジスタからなる出力段と、上記１対のバイポー
ラトランジスタな相補的忙導通駆動する位相分割回路と
、この位相分割回路を駆動する入力段とから構成される
論理回路であって、上記入力段をＣ−ＭＯ８論理回路で
構成するとともに、該Ｃ−ＭＯ８論理回路の入力しきい
値を上記出力段の出力しきい値に合わせたことを特徴と
する論理回路。 ２、上記Ｃ−ＭＯ８論理回路を構成するｐチャンネルＭ
Ｏ８電界効果トランジスタとｎチャンネルＭＯ８ｔ界効
果トランジスタの各ゲート長がそれぞれ３μｍ以下に形
成されていることを特徴とする特許請求の範囲第１項記
載の論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59072846A JPS60217726A (ja) | 1984-04-13 | 1984-04-13 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59072846A JPS60217726A (ja) | 1984-04-13 | 1984-04-13 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60217726A true JPS60217726A (ja) | 1985-10-31 |
Family
ID=13501155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59072846A Pending JPS60217726A (ja) | 1984-04-13 | 1984-04-13 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60217726A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63238719A (ja) * | 1986-11-29 | 1988-10-04 | Toshiba Corp | 論理回路 |
| US4839537A (en) * | 1986-11-29 | 1989-06-13 | Kabushiki Kaisha Toshiba | BicMO logic circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5880929A (ja) * | 1981-11-06 | 1983-05-16 | Toshiba Corp | 相補型ｍｏｓ論理回路 |
| JPS596627A (ja) * | 1982-07-05 | 1984-01-13 | Hitachi Ltd | 半導体集積回路装置 |
-
1984
- 1984-04-13 JP JP59072846A patent/JPS60217726A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5880929A (ja) * | 1981-11-06 | 1983-05-16 | Toshiba Corp | 相補型ｍｏｓ論理回路 |
| JPS596627A (ja) * | 1982-07-05 | 1984-01-13 | Hitachi Ltd | 半導体集積回路装置 |
Cited By (2)
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|---|---|---|---|---|
| JPS63238719A (ja) * | 1986-11-29 | 1988-10-04 | Toshiba Corp | 論理回路 |
| US4839537A (en) * | 1986-11-29 | 1989-06-13 | Kabushiki Kaisha Toshiba | BicMO logic circuit |
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