JPH02183828A - 浮動小数点乗算器 - Google Patents
浮動小数点乗算器Info
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- JPH02183828A JPH02183828A JP1004399A JP439989A JPH02183828A JP H02183828 A JPH02183828 A JP H02183828A JP 1004399 A JP1004399 A JP 1004399A JP 439989 A JP439989 A JP 439989A JP H02183828 A JPH02183828 A JP H02183828A
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- Japan
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- rounding
- circuit
- carry
- floating
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の概要）
浮動小数点表記法の数値について乗算を行う浮動小数点
演算器に関し、 従来よりも高速の浮動小数点乗算器を提供することを目
的とし、 乗算対象の浮動小数点数の各仮数部の演算を行なう固定
小数点乗算回路、各指数部の演算を行なう回路、各符号
部の演算を行なう回路、丸め処理制御回路、シフタ、イ
ンクリメンタ、および例外処理回路を備える浮動小数点
乗算器において、固定小数点乗算回路からの出力データ
と丸め処理制御回路が発生する丸め信号を入力して、丸
め処理においてオーバフローが発生するかどうかを検出
するキャリー検出器を設け、該キャリー検出器からのキ
ャリー信号によって仮数部のシフト操作と指数部のイン
クリメント処理の制御を行ない、丸め処理と例外処理を
並列処理するように構成する。
演算器に関し、 従来よりも高速の浮動小数点乗算器を提供することを目
的とし、 乗算対象の浮動小数点数の各仮数部の演算を行なう固定
小数点乗算回路、各指数部の演算を行なう回路、各符号
部の演算を行なう回路、丸め処理制御回路、シフタ、イ
ンクリメンタ、および例外処理回路を備える浮動小数点
乗算器において、固定小数点乗算回路からの出力データ
と丸め処理制御回路が発生する丸め信号を入力して、丸
め処理においてオーバフローが発生するかどうかを検出
するキャリー検出器を設け、該キャリー検出器からのキ
ャリー信号によって仮数部のシフト操作と指数部のイン
クリメント処理の制御を行ない、丸め処理と例外処理を
並列処理するように構成する。
本発明は、浮動小数点表記法の数値について乗算を行う
浮動小数点演算器に関する。
浮動小数点演算器に関する。
浮動小数点演算は、固定小数点演算と比べてダイナミッ
ク・レンジが広くて精度も高く、特に最近では各種の高
度な演算要求に沿うようなものが求められる傾向にある
。なかでも、基本演算である乗算に関する高速処理が重
要である。
ク・レンジが広くて精度も高く、特に最近では各種の高
度な演算要求に沿うようなものが求められる傾向にある
。なかでも、基本演算である乗算に関する高速処理が重
要である。
〔従来の技術］
まず、一般的な浮動小数点表記法であるｒ Ｅ Ｅ Ｅ
浮動小数点データ形式について説明すると、ＩＥＥＥに
は単精度（３２ビツト）と倍精度（６４ビツト）のデー
タ形式がある。倍精度のデータ形式は、符号部Ｓが１ビ
ツト、指数部Ｅが１１ビツト、仮数部Ｆが５２ビツトで
あり、１１）’２Ｅ−１“′″５（１，Ｆ）という数値
を表す。ここで、ｂｉａｓ＝１０２３である。以下、こ
の倍精度データ形式の乗算を対象にして本発明の説明を
行う。
浮動小数点データ形式について説明すると、ＩＥＥＥに
は単精度（３２ビツト）と倍精度（６４ビツト）のデー
タ形式がある。倍精度のデータ形式は、符号部Ｓが１ビ
ツト、指数部Ｅが１１ビツト、仮数部Ｆが５２ビツトで
あり、１１）’２Ｅ−１“′″５（１，Ｆ）という数値
を表す。ここで、ｂｉａｓ＝１０２３である。以下、こ
の倍精度データ形式の乗算を対象にして本発明の説明を
行う。
従来の浮動小数点乗算器を第４図に示す。この図で１０
は固定小数点乗算回路で、１２はその部分積生成及び加
算回路、１４は加算回路である。
は固定小数点乗算回路で、１２はその部分積生成及び加
算回路、１４は加算回路である。
また１６はシフタ、１７は丸め処理制御回路、１８はイ
ンクリメンタ、１９はシフタである。また２０．２１は
加算回路、２２．２３はインクリメンタ、２４はマルチ
プレクサ、３０は排他オア回路、４０は例外処理回路、
４１は定数器、４２はセレクタである。乗算対象の２つ
の浮動小数点をＡ＝ （−１）”２”−ｂ′ｍ’ （１
，Ｆａ）Ｂ＝ （−１）”２°−ｂ′ａ’（１，Ｆｂ）
とする。Ｃはこれらの積の浮動小数点数である。
ンクリメンタ、１９はシフタである。また２０．２１は
加算回路、２２．２３はインクリメンタ、２４はマルチ
プレクサ、３０は排他オア回路、４０は例外処理回路、
４１は定数器、４２はセレクタである。乗算対象の２つ
の浮動小数点をＡ＝ （−１）”２”−ｂ′ｍ’ （１
，Ｆａ）Ｂ＝ （−１）”２°−ｂ′ａ’（１，Ｆｂ）
とする。Ｃはこれらの積の浮動小数点数である。
浮動小数点乗算器１０は正規化数のみ扱うものとする。
乗算に際しては、まず、仮数部の乗算（１，Ｆａ＞ Ｘ
（１，Ｆｂ）が固定小数点乗算回路１０によって行わ
れる。５３ピント×５３ヒントの乗算が行なわれたとす
ると加算回路１４の出力は１０６ビツトあり、１．ｘｘ
ｘ・・・・・・またはＬＸ、ＸＸＸ・・・・・・の形を
有する。この結果が加算回路１４から出力され、シフタ
１６に入いる。加算回路１４からのオーバフロー信号Ｏ
ＦＩが１のとき（上記ｔｘ、ｘｘｘ・・・・・・のとき
）正規化を行う必要があるため、シフタ１６によって１
ピント右シフトを行う。このとき指数部を＋１する必要
があるから、信号ＯＦＩはインクリメンタ２２へも入力
する。
（１，Ｆｂ）が固定小数点乗算回路１０によって行わ
れる。５３ピント×５３ヒントの乗算が行なわれたとす
ると加算回路１４の出力は１０６ビツトあり、１．ｘｘ
ｘ・・・・・・またはＬＸ、ＸＸＸ・・・・・・の形を
有する。この結果が加算回路１４から出力され、シフタ
１６に入いる。加算回路１４からのオーバフロー信号Ｏ
ＦＩが１のとき（上記ｔｘ、ｘｘｘ・・・・・・のとき
）正規化を行う必要があるため、シフタ１６によって１
ピント右シフトを行う。このとき指数部を＋１する必要
があるから、信号ＯＦＩはインクリメンタ２２へも入力
する。
次に正規化された数値を出力データ形式に合わせるため
に丸め処理を行う。丸め処理制御回路１７では出力デー
タ形式におけるＬＳＢ （本例では５３ビツト目）以下
の桁を切り捨てるとともに、丸めモードＲＭに従いＬＳ
Ｂに１を加えるかどうかを決定し、■を加える場合信号
ＲＤ＝１とする。
に丸め処理を行う。丸め処理制御回路１７では出力デー
タ形式におけるＬＳＢ （本例では５３ビツト目）以下
の桁を切り捨てるとともに、丸めモードＲＭに従いＬＳ
Ｂに１を加えるかどうかを決定し、■を加える場合信号
ＲＤ＝１とする。
そして、インクリメンタ１８においてシフタ１６の出力
データのＬＳＢに１を加える操作を行う。
データのＬＳＢに１を加える操作を行う。
このとき該データの各ビットがオール１であれば、オー
バフローが発生し、０Ｆ２＝１となる。この場合はシフ
タ１９によって右に１ビツトシフトされ、正規化数とな
る。このＯＦ２はマルチプレクサ２４へも入力する。
バフローが発生し、０Ｆ２＝１となる。この場合はシフ
タ１９によって右に１ビツトシフトされ、正規化数とな
る。このＯＦ２はマルチプレクサ２４へも入力する。
なお丸め処理制御回路１７ではシフタ１６からその５３
ビツト目、５４ビツト目、・・・・・・を取込み、また
丸めモードＲＭと符号ＳＮを取込んでＲＤ＝１またはＲ
Ｄ＝Ｏを出力する処理を行なう。即ら、ＩＥＥＥのデー
タ形式では乗算結果の１０６ビツトは正規化後、２°、
２−’２−２・・・・・・２−５２２−５３２−５４２
−５５・・・・・・２１０５ の形をしており、２−
５２が上位５３ビツトデータのＬＳＢである。２−５３
はガードビット、２−Ｓ４はラウンドビット、２−５５
以降はオアをとって１つにまとめステイソキービットと
する。丸め処理制御回路１７ではこれらのＬＳＢ、ガー
ドビット、ラウンドビット、ステイノキービットと符号
ピッｌ−３Ｎを用い、丸めモートＲＭに従ってＲＤを１
にするかＯにするかを決定する。
ビツト目、５４ビツト目、・・・・・・を取込み、また
丸めモードＲＭと符号ＳＮを取込んでＲＤ＝１またはＲ
Ｄ＝Ｏを出力する処理を行なう。即ら、ＩＥＥＥのデー
タ形式では乗算結果の１０６ビツトは正規化後、２°、
２−’２−２・・・・・・２−５２２−５３２−５４２
−５５・・・・・・２１０５ の形をしており、２−
５２が上位５３ビツトデータのＬＳＢである。２−５３
はガードビット、２−Ｓ４はラウンドビット、２−５５
以降はオアをとって１つにまとめステイソキービットと
する。丸め処理制御回路１７ではこれらのＬＳＢ、ガー
ドビット、ラウンドビット、ステイノキービットと符号
ピッｌ−３Ｎを用い、丸めモートＲＭに従ってＲＤを１
にするかＯにするかを決定する。
乗算対象の２つの浮動小数点数Ａ、Ｂの指数部は、加算
回路２０でＥａ＋Ｅｂが行われ、加算回路２１ではその
結果に−ｂｉａｓを加える。従って加算回路２１からの
出力は、Ｅａ＋Ｅｂ −ｂｉａｓの計算結果である。イ
ンクリメンタ２２では、正規化処理によるオーバフロー
の補正が必要なとき１であるＯＦＩにより＋１加算が行
われる。インクリメンタ２３では、丸め処理によるオー
バフローの補正のためにインクリメンタ２２の出力に対
する＋１加算が前もって行われ、マルチプレクサ２４に
より０Ｆ２＝１のときインクリメンタ２３の出力が選択
される。
回路２０でＥａ＋Ｅｂが行われ、加算回路２１ではその
結果に−ｂｉａｓを加える。従って加算回路２１からの
出力は、Ｅａ＋Ｅｂ −ｂｉａｓの計算結果である。イ
ンクリメンタ２２では、正規化処理によるオーバフロー
の補正が必要なとき１であるＯＦＩにより＋１加算が行
われる。インクリメンタ２３では、丸め処理によるオー
バフローの補正のためにインクリメンタ２２の出力に対
する＋１加算が前もって行われ、マルチプレクサ２４に
より０Ｆ２＝１のときインクリメンタ２３の出力が選択
される。
浮動小数点数Ａ、Ｂの符号部Ｓａ、Ｓｂの計算は、排他
的論理和３０によって実行され、この結果が積Ｃの符号
部ＳＮになる。そして最後に例外処理回路４０で例外処
理を行い、その結果に応じてセレクタ４２によってシフ
タ１９の出力または定数器４１の出力のいずれかが選択
され、セレクタ４２の出力が乗算結果Ｃの仮数部、マル
チプレクサ２４の出力がその指数部、排他論理和３の出
力が符号部になる。
的論理和３０によって実行され、この結果が積Ｃの符号
部ＳＮになる。そして最後に例外処理回路４０で例外処
理を行い、その結果に応じてセレクタ４２によってシフ
タ１９の出力または定数器４１の出力のいずれかが選択
され、セレクタ４２の出力が乗算結果Ｃの仮数部、マル
チプレクサ２４の出力がその指数部、排他論理和３の出
力が符号部になる。
積の結果の指数部が前記１１ビ７トで表わせない従って
オーバフロー、アンダフローになるとき、またインバリ
ッドオベレーシヲンなどのとき、例外処理回路４０はセ
レクタ４２に、シフタ１９の出力でなく、定数器４１に
予めセットしておいた定数を選択させる。
オーバフロー、アンダフローになるとき、またインバリ
ッドオベレーシヲンなどのとき、例外処理回路４０はセ
レクタ４２に、シフタ１９の出力でなく、定数器４１に
予めセットしておいた定数を選択させる。
この浮動小数点乗算器では上記のようにして乗算が行な
われるので、クリティカル・パスは、１０→１６→１７
−１８→２４−４０−４２となる。
われるので、クリティカル・パスは、１０→１６→１７
−１８→２４−４０−４２となる。
前記のクリティカル・パスのうち、インクリメンタ１８
と例外処理回路４０の処理速度が遅いため、全体の処理
速度を高速化出来ない。インクリメンタ１８は加算回路
（＋１回路）であるから、最悪の場合キャリーが５３ピ
ント全部を伝播することになり、時間がか＼る。例外処
理回路４０も、簡単な例外処理をするならとも角、ＩＥ
ＥＥ形式では可成り厄介な処理になるので、時間がか＼
る。
と例外処理回路４０の処理速度が遅いため、全体の処理
速度を高速化出来ない。インクリメンタ１８は加算回路
（＋１回路）であるから、最悪の場合キャリーが５３ピ
ント全部を伝播することになり、時間がか＼る。例外処
理回路４０も、簡単な例外処理をするならとも角、ＩＥ
ＥＥ形式では可成り厄介な処理になるので、時間がか＼
る。
本発明は、インクリメンタ及び例外処理回路で時間がか
−るとすれば、他の部分を改良することにより、従来よ
りも高速の浮動小数点乗算器を提供することを目的とす
るものである。
−るとすれば、他の部分を改良することにより、従来よ
りも高速の浮動小数点乗算器を提供することを目的とす
るものである。
第１図に示すように本発明では、浮動小数点乗算器に、
その固定小数点乗算回路１０からの出力データと、丸め
処理制御回路１７が発生する丸め信号ＲＤを取込んで、
丸め処理においてオーバフローが発生するか否かを検出
し、発生するならキャリー信号ＣＯを１にするキャリー
検出器１５を設ける。
その固定小数点乗算回路１０からの出力データと、丸め
処理制御回路１７が発生する丸め信号ＲＤを取込んで、
丸め処理においてオーバフローが発生するか否かを検出
し、発生するならキャリー信号ＣＯを１にするキャリー
検出器１５を設ける。
このキャリー信号ＣＯは仮数部のシフタ１９と指数部の
マルチプレクサ２４へ入力し、仮数部の丸め処理後のシ
フト処理および指数部のインクリメント処理を制御させ
る。
マルチプレクサ２４へ入力し、仮数部の丸め処理後のシ
フト処理および指数部のインクリメント処理を制御させ
る。
このキャリー検出器１５を設けることによって、丸め処
理と例外処理の並列処理が可能となり、クリティカル・
パスは、１０−１５→２４→４０→４２のようになる。
理と例外処理の並列処理が可能となり、クリティカル・
パスは、１０−１５→２４→４０→４２のようになる。
従って、従来の浮動小数点乗算器より高速演算が可能と
なる。
なる。
第２図に本発明の実施例を示す。全図を通してそうであ
るが、他の図と同し部分には同し符号が付しである。
るが、他の図と同し部分には同し符号が付しである。
キャリー検出器１５の構成例を第３図に示す。
図示の如くこれはアントゲ−）１５ａ、１５ｃ。
１５ｄ、オアゲート１５ｂからなる。加算回路１４から
の出力データは、ＩＥＥＥ規格の倍精度の場合、信号名
：ＯＦＩ ＰＯＰｉ・・・・・・Ｆ５２ＧＲ５桁
： ２’ ２’ ２−’ ２−” ２−”
２−５４Ｓｔｉｃｋｙである。アンドゲート１５ａはＦ
Ｏ−Ｆ５１を取込み、これらがオール１のとき出力１を
生しる。
の出力データは、ＩＥＥＥ規格の倍精度の場合、信号名
：ＯＦＩ ＰＯＰｉ・・・・・・Ｆ５２ＧＲ５桁
： ２’ ２’ ２−’ ２−” ２−”
２−５４Ｓｔｉｃｋｙである。アンドゲート１５ａはＦ
Ｏ−Ｆ５１を取込み、これらがオール１のとき出力１を
生しる。
アンドゲート１５ｃはこの出力と、ＯＦＩとＦ５２のオ
ア出力を取り込み、これらが１のとき１出力を生じ、ア
ンドゲート１５ｄはこの出力とＲＤが１のときその出力
ＣＯを１にする。つまりこの回路は ０ＦＩ−４，ＦＯ＝Ｆ１＝・・・・・・＝Ｆ５１＝１．
ＲＤ＝１又は、０Ｆｌ＝０． ＦＯ＝Ｆ１＝・・・
・・・−Ｆ５２＝１． ＲＤ＝１のとき、キャリー信
号ｃｏを発生する。このキャリー信号ＣＯは第４図のオ
ーバフローＯＦ２と等価である。キャリー信号ＣＯが１
のとき、マルチプレクサ２４ではインクリメンタ２３の
出力データを選択し、シフタ１９では１ビツト右シフト
を実行する制御を行う。一方、Ｃ０−０のとき、２４で
は２２の出力データを選択し、１９ではシフト操作を行
わず入力データをそのまま出力する。
ア出力を取り込み、これらが１のとき１出力を生じ、ア
ンドゲート１５ｄはこの出力とＲＤが１のときその出力
ＣＯを１にする。つまりこの回路は ０ＦＩ−４，ＦＯ＝Ｆ１＝・・・・・・＝Ｆ５１＝１．
ＲＤ＝１又は、０Ｆｌ＝０． ＦＯ＝Ｆ１＝・・・
・・・−Ｆ５２＝１． ＲＤ＝１のとき、キャリー信
号ｃｏを発生する。このキャリー信号ＣＯは第４図のオ
ーバフローＯＦ２と等価である。キャリー信号ＣＯが１
のとき、マルチプレクサ２４ではインクリメンタ２３の
出力データを選択し、シフタ１９では１ビツト右シフト
を実行する制御を行う。一方、Ｃ０−０のとき、２４で
は２２の出力データを選択し、１９ではシフト操作を行
わず入力データをそのまま出力する。
こうして、シフタ１６と丸め処理制御回路１７に対して
キャリー検出器１５が並列処理され、マルチプレクサ２
４と例外処理回路４０に対してインクリメンタ１８とシ
フタ１９が並列処理されるので、全体的に浮動小数点乗
算処理が高速化される。
キャリー検出器１５が並列処理され、マルチプレクサ２
４と例外処理回路４０に対してインクリメンタ１８とシ
フタ１９が並列処理されるので、全体的に浮動小数点乗
算処理が高速化される。
第４図では丸め処理制御回路１７の出力ＲＤが出てから
インクリメンタ１８が動作し、これによりオーバフロー
〇Ｆ２が現われ、・・・・・・の順で逐次動作して行く
が、第２図では出力ＲＤでキャリー検出器が動作し、キ
ャリー出力ＣＯが出てシフタ１９及びマルチプレクサ２
４の制御信号を出力し、これによりインクリメンタ１８
と例外処理回路４０の並行動作が可能である。
インクリメンタ１８が動作し、これによりオーバフロー
〇Ｆ２が現われ、・・・・・・の順で逐次動作して行く
が、第２図では出力ＲＤでキャリー検出器が動作し、キ
ャリー出力ＣＯが出てシフタ１９及びマルチプレクサ２
４の制御信号を出力し、これによりインクリメンタ１８
と例外処理回路４０の並行動作が可能である。
（発明の効果〕
以上説明したように、本発明によれば、丸め処理と例外
処理の並列処理が可能であるため、浮動小数点乗算器の
高速化に寄与するところが大きい。
処理の並列処理が可能であるため、浮動小数点乗算器の
高速化に寄与するところが大きい。
第１図は本発明の原理説明図、
第２図は本発明の実施例を示すブロック図、第３図はキ
ャリー検出器の具体例を示す回路図、第４図は従来例を
示すブロック図である。 第１図で１０は固定小数点乗算回路、 の加算回路、１５はキャリー検出器、１処理制御回路、
１８はインクリメンタ、フタ、２４はマルチプレクサ、
２２．２クリメンタ、４０は例外処理回路、４２りであ
る。 １４はそ ７は丸め １９はシ ３はイン はセレク 出 願人 冨士通株式会社 代理人弁理士 青 柳 稔！
ャリー検出器の具体例を示す回路図、第４図は従来例を
示すブロック図である。 第１図で１０は固定小数点乗算回路、 の加算回路、１５はキャリー検出器、１処理制御回路、
１８はインクリメンタ、フタ、２４はマルチプレクサ、
２２．２クリメンタ、４０は例外処理回路、４２りであ
る。 １４はそ ７は丸め １９はシ ３はイン はセレク 出 願人 冨士通株式会社 代理人弁理士 青 柳 稔！
Claims (1)
- 【特許請求の範囲】 １、乗算対象の浮動小数点数の各仮数部の演算を行なう
固定小数点乗算回路、各指数部の演算を行なう回路、各
符号部の演算を行なう回路、丸め処理制御回路、シフタ
、インクリメンタ、および例外処理回路を備える浮動小
数点乗算器において、固定小数点乗算回路（１０）から
の出力データと丸め処理制御回路（１７）が発生する丸
め信号（ＲＤ）を入力して、丸め処理においてオーバフ
ローが発生するかどうかを検出するキャリー検出器（１
５）を設け、 該キャリー検出器からのキャリー信号（ＣＯ）によって
仮数部のシフト操作と指数部のインクリメント処理の制
御を行ない、丸め処理と例外処理を並列処理するように
してなることを特徴とする浮動小数点乗算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1004399A JPH02183828A (ja) | 1989-01-11 | 1989-01-11 | 浮動小数点乗算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1004399A JPH02183828A (ja) | 1989-01-11 | 1989-01-11 | 浮動小数点乗算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02183828A true JPH02183828A (ja) | 1990-07-18 |
Family
ID=11583269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1004399A Pending JPH02183828A (ja) | 1989-01-11 | 1989-01-11 | 浮動小数点乗算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02183828A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6014683A (en) * | 1996-12-20 | 2000-01-11 | Nec Corporation | Arithmetic operation system for arithmetically operating a first operand having an actual point and a second operand having no actual point |
-
1989
- 1989-01-11 JP JP1004399A patent/JPH02183828A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6014683A (en) * | 1996-12-20 | 2000-01-11 | Nec Corporation | Arithmetic operation system for arithmetically operating a first operand having an actual point and a second operand having no actual point |
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