JPH02184068A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH02184068A JPH02184068A JP1004480A JP448089A JPH02184068A JP H02184068 A JPH02184068 A JP H02184068A JP 1004480 A JP1004480 A JP 1004480A JP 448089 A JP448089 A JP 448089A JP H02184068 A JPH02184068 A JP H02184068A
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- JP
- Japan
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- well
- forming
- semiconductor substrate
- layer
- wells
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- Pending
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- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（４！ｔ 要〕
ＳＯＩ構造を有する半導体基板に素子を形成する半導体
装置の製造方法に関し、 素子形成層内で結晶転位の発生を抑制することを目的と
し、 ＳＯＩ構造を有する半導体基板の素子形成層に複数のウ
ェルを形成する工程と、上記ウェルを形成した後に上記
ウェル間を分離する溝型アイソレーションを形成する工
程とを含み構成する。
装置の製造方法に関し、 素子形成層内で結晶転位の発生を抑制することを目的と
し、 ＳＯＩ構造を有する半導体基板の素子形成層に複数のウ
ェルを形成する工程と、上記ウェルを形成した後に上記
ウェル間を分離する溝型アイソレーションを形成する工
程とを含み構成する。
本発明は、半導体の製造方法に関し、より詳しくは、Ｓ
ＯＩ構造を有する半導体基板に素子を形成する半導体装
置の製造方法に関する。
ＯＩ構造を有する半導体基板に素子を形成する半導体装
置の製造方法に関する。
α線ソフトエラー、ＣＭＯＳラッチアンプを防止する半
導体装置を作成するために、２つの単結晶半導体層の間
に絶縁層を有する構造、即ちＳＯｌ （ｓＨＩｃｏｎ−
ｏｎ−ｉｎｓｕｌａｔｉｎｇ ５ｕｂｓｔｒａｔｅ）構
造が提案されている。
導体装置を作成するために、２つの単結晶半導体層の間
に絶縁層を有する構造、即ちＳＯｌ （ｓＨＩｃｏｎ−
ｏｎ−ｉｎｓｕｌａｔｉｎｇ ５ｕｂｓｔｒａｔｅ）構
造が提案されている。
このＳＯｉ構造を有する半導体基板にウェルを形成する
場合には、第２図（ａ）に示すような半導体基板５０の
素子形成層５１に、ウェル形成領域５２間を分離するた
めの溝型アイソレージジン５４を絶縁ＷＩ５３に達する
深さに形成しく第２図（ｂ））、この後にウェル形成ｉ
ｌ域５２にＰ型用元素又はｎ型用元素イオンを注入しく
同図（Ｃ））、最後に１２００℃程度の温度で約３時間
はどウェルランニングを行って元素を拡１敗、活性化し
、これをウェル５５とするようにしている（同にｌ！Ｉ
（ｄ））。
場合には、第２図（ａ）に示すような半導体基板５０の
素子形成層５１に、ウェル形成領域５２間を分離するた
めの溝型アイソレージジン５４を絶縁ＷＩ５３に達する
深さに形成しく第２図（ｂ））、この後にウェル形成ｉ
ｌ域５２にＰ型用元素又はｎ型用元素イオンを注入しく
同図（Ｃ））、最後に１２００℃程度の温度で約３時間
はどウェルランニングを行って元素を拡１敗、活性化し
、これをウェル５５とするようにしている（同にｌ！Ｉ
（ｄ））。
しかし、このような方法によってウェル５５を形成する
場合には、ウェルを形成しようとする素子形成層５１の
下方及び側方が絶縁膜により覆われ、しかも、この素子
形成層５１は極めて薄いために、第２図（ｄ）の矢印で
示すように、ウェルランニングの際に溝型アイソレーシ
ョン５４から素子形成Ｊ？！！５１内部にかけて結晶転
位が発生し易くなり、ウェル５５内に形成する素子の特
性を劣化させるといった問題がある。
場合には、ウェルを形成しようとする素子形成層５１の
下方及び側方が絶縁膜により覆われ、しかも、この素子
形成層５１は極めて薄いために、第２図（ｄ）の矢印で
示すように、ウェルランニングの際に溝型アイソレーシ
ョン５４から素子形成Ｊ？！！５１内部にかけて結晶転
位が発生し易くなり、ウェル５５内に形成する素子の特
性を劣化させるといった問題がある。
もとより、溝型のアイソレーションの代わりにＬＯＧＯ
３によるアイソレーションを形成することによって結晶
転位を阻止することも可能であるが、溝型に比べて面積
が大きいために装置の微細化に適さなかったり、ラフチ
アツブフリーな状態を実現できないといった不都合があ
る。
３によるアイソレーションを形成することによって結晶
転位を阻止することも可能であるが、溝型に比べて面積
が大きいために装置の微細化に適さなかったり、ラフチ
アツブフリーな状態を実現できないといった不都合があ
る。
本発明は、このような問題に鑑みてなされたものであっ
て、微細化に支障をきたさずに結晶転位の発生を抑制す
ることができる半導体装置の製造方法を提供することを
目的とする。
て、微細化に支障をきたさずに結晶転位の発生を抑制す
ることができる半導体装置の製造方法を提供することを
目的とする。
上記した課題は、ＳＯＩ構造を有する半導体基板に溝型
アイソレーションを形成する工程を有する半導体装置の
！ｔ！！造方法において、ＳＯＩ構造を有する半導体基
板１の素子形成層２に複数のウェル１Ｏ１１１を形成す
る工程と２、Ｆ記つェル１Ｏ１１１を形成した後に上記
ウェル１０．１１間を分離する溝型アイソレーション２
０を形成する工程とを備えたことを特徴とする半導体装
置の１！！遣方法により解決する。
アイソレーションを形成する工程を有する半導体装置の
！ｔ！！造方法において、ＳＯＩ構造を有する半導体基
板１の素子形成層２に複数のウェル１Ｏ１１１を形成す
る工程と２、Ｆ記つェル１Ｏ１１１を形成した後に上記
ウェル１０．１１間を分離する溝型アイソレーション２
０を形成する工程とを備えたことを特徴とする半導体装
置の１！！遣方法により解決する。
（作 用〕
本発明によれば、ＳＯＩ構造を有する半導体基板ｌの素
子形成層２に複数のウェル１０．１１を形成した後に、
ウェル１０．．１１間を分離する溝型アイソレーション
２０を形成するようにしたので、ウェルランニングの際
に加える高熱によって、溝型アイソレーション２０外周
の素子形成層２内に結晶転位は発生しない。
子形成層２に複数のウェル１０．１１を形成した後に、
ウェル１０．．１１間を分離する溝型アイソレーション
２０を形成するようにしたので、ウェルランニングの際
に加える高熱によって、溝型アイソレーション２０外周
の素子形成層２内に結晶転位は発生しない。
このため、ウェル１０．１１内に形成する素子を良好な
特性に保持することができるとともに、半導体装置の微
細化が可能になる。
特性に保持することができるとともに、半導体装置の微
細化が可能になる。
第１図は、本発明の一実施例を示す工程を断面で表すも
のであって、図中符号ｌは、ＳＯＩ構造を有する半導体
基板で、シリコン等の半導体よりなる素子形成層２、下
地層３及びこれらの間に形成される絶縁層４から構成さ
れている。
のであって、図中符号ｌは、ＳＯＩ構造を有する半導体
基板で、シリコン等の半導体よりなる素子形成層２、下
地層３及びこれらの間に形成される絶縁層４から構成さ
れている。
この半導体基板１にウェルを形成する場合には、最初の
工程として第１図（ａ）に示すように、素子形成層２の
表面を熱酸化して約３００人の二酸化膜リコン（Ｓｉｎ
ｇ）膜５を形成するとともに、この５ＩＯ２膜５の上に
窒化ＩＷ（ＳｉｓＮａ’Ｒ々）６を１０００λ程度の厚
さとなるように積層する。
工程として第１図（ａ）に示すように、素子形成層２の
表面を熱酸化して約３００人の二酸化膜リコン（Ｓｉｎ
ｇ）膜５を形成するとともに、この５ＩＯ２膜５の上に
窒化ＩＷ（ＳｉｓＮａ’Ｒ々）６を１０００λ程度の厚
さとなるように積層する。
こめ後で、後述する素子分離用のアイソレーションを形
成するための準備として、素子骨＃領域に位置する窒化
１！り６をフォトリソグラフィ法によりエツチングして
窓７を設ける（第１図（ｂ））。
成するための準備として、素子骨＃領域に位置する窒化
１！り６をフォトリソグラフィ法によりエツチングして
窓７を設ける（第１図（ｂ））。
次に、半導体基板ｌの素子形成Ｍ２の中にウェルを形成
する。例えば、ＰウェルとＮウェルを同一の半導体基板
１に形成する場合には、まず、第１図（ｃ）に示すよう
にＰウェルを形成しない領域をレジスト８によって覆い
、ボロン（Ｂ）元素を素子形成層２に注入した後、レジ
スト８を剥離する。
する。例えば、ＰウェルとＮウェルを同一の半導体基板
１に形成する場合には、まず、第１図（ｃ）に示すよう
にＰウェルを形成しない領域をレジスト８によって覆い
、ボロン（Ｂ）元素を素子形成層２に注入した後、レジ
スト８を剥離する。
次いで、同図（ｄ）に示すように、Ｎウェルを形成しな
い部分をレジスト９により覆い、この上からｍ （Ｐ）
元素を素子形成層２に注入した後、レジスト９を除去す
る。元素は１８０ＫｅＶ、 ｌ ＸＩＯ”ｃａ＋−”
の条件で注入する。
い部分をレジスト９により覆い、この上からｍ （Ｐ）
元素を素子形成層２に注入した後、レジスト９を除去す
る。元素は１８０ＫｅＶ、 ｌ ＸＩＯ”ｃａ＋−”
の条件で注入する。
このようにしてイオン注入を終えたあとで、ウェルラン
ニングを行うために図示しない加熱炉に半導体基板１を
入れ、窒素雰囲気中で約１．２０θ℃で３時間片度加熱
すると、第１図（ｅ）に示すように、注入元素であるボ
ロンや燐は素子形成層２内で拡散し、活性化する。
ニングを行うために図示しない加熱炉に半導体基板１を
入れ、窒素雰囲気中で約１．２０θ℃で３時間片度加熱
すると、第１図（ｅ）に示すように、注入元素であるボ
ロンや燐は素子形成層２内で拡散し、活性化する。
この場合、ボロンが拡散した領域はＰウェルｌＯとなり
、また、燐の拡散領域はＮウェル１１となり、これによ
りウェルの形成工程が終了する。
、また、燐の拡散領域はＮウェル１１となり、これによ
りウェルの形成工程が終了する。
この状態では、溝型アイソレーションが形成されていな
いので素子形成層２内で結晶転位は発生しない。
いので素子形成層２内で結晶転位は発生しない。
この段ｊｊ９で、Ｐウェル１１、Ｎウェル１２の領域内
に形成しようとする素子を分離するために、素子形成層
２の表面を酸素雰囲気中で９００°Ｃで加熱すると、上
記したようなパターニングを終えた窒化膜６は酸化防止
用の膜として作用するため、窒化膜６の窓７から露出し
た素子形成層２は熱酸化され、第１図（「）に示すよう
にＬＯＣＯ３法によりフィールド酸化膜１２．１３が形
成されることになる。
に形成しようとする素子を分離するために、素子形成層
２の表面を酸素雰囲気中で９００°Ｃで加熱すると、上
記したようなパターニングを終えた窒化膜６は酸化防止
用の膜として作用するため、窒化膜６の窓７から露出し
た素子形成層２は熱酸化され、第１図（「）に示すよう
にＬＯＣＯ３法によりフィールド酸化膜１２．１３が形
成されることになる。
次に、窒化膜２及びフィールド酸化膜１２．１３の上に
ＰＳＧ膜１４を気相成長法により４０００人程度０厚さ
に形成し、このＰＳＣ膜１４をレジス）１５により覆っ
た後に、Ｐウェル１０とＮウェル１１とを分離する領域
に位置するレジスト１５を露光処理、現像処理により除
去する（第１図（ｇ））。
ＰＳＧ膜１４を気相成長法により４０００人程度０厚さ
に形成し、このＰＳＣ膜１４をレジス）１５により覆っ
た後に、Ｐウェル１０とＮウェル１１とを分離する領域
に位置するレジスト１５を露光処理、現像処理により除
去する（第１図（ｇ））。
そしてパターニングしたレジスト１５をマスクとして使
用し、フッ素系のガス、例えばＣＦ、にＣＨＦ２を加え
たガス用いて反応性イオンエツチング（ＲＩ Ｂ）を行
い、ＰＳＧ膜１４、窒化膜６、酸化膜５をパターニング
して溝形成用窓１６を形成する（第１図（ｈ））。
用し、フッ素系のガス、例えばＣＦ、にＣＨＦ２を加え
たガス用いて反応性イオンエツチング（ＲＩ Ｂ）を行
い、ＰＳＧ膜１４、窒化膜６、酸化膜５をパターニング
して溝形成用窓１６を形成する（第１図（ｈ））。
次に、レジスト１５を灰化した後に、ＰＳＧＩ’２１４
をマスクとして使用し、塩素系ガス、例えば塩素、四塩
化炭素を用いてＲＩＵＦ、法により半導体基板Ｉの素子
形成層２をエンチングすると、ＰＳＧ膜夏４に対するシ
リコンの選択比が高いため、第１図（ｉ）に示すように
、シリコンよりなる素子形成層２だけがエツチングされ
てアイソレージジン形成用の溝１７が形成されることに
なる。この溝１７は素子形成層２の下の絶縁層４に達す
る深さとする。
をマスクとして使用し、塩素系ガス、例えば塩素、四塩
化炭素を用いてＲＩＵＦ、法により半導体基板Ｉの素子
形成層２をエンチングすると、ＰＳＧ膜夏４に対するシ
リコンの選択比が高いため、第１図（ｉ）に示すように
、シリコンよりなる素子形成層２だけがエツチングされ
てアイソレージジン形成用の溝１７が形成されることに
なる。この溝１７は素子形成層２の下の絶縁層４に達す
る深さとする。
この後に、フッ酸（ＩＩＦ）溶液によりＰＳＧ膜１４を
除去する。フッ酸はアイソレーション形成用溝１７内を
洗浄する機能も併せて持っている。
除去する。フッ酸はアイソレーション形成用溝１７内を
洗浄する機能も併せて持っている。
さらに、この溝１７の内壁を熱酸化して酸化膜１８を形
成した後に（第１図（ｊ））、溝１７中にポリシリコン
１９を埋め込んでこれを溝型アイソレージクン２０とす
る（第１図（ｋ））。
成した後に（第１図（ｊ））、溝１７中にポリシリコン
１９を埋め込んでこれを溝型アイソレージクン２０とす
る（第１図（ｋ））。
そして、最後に、熱酸化により溝型アイソレーション２
０内のポリシリコン１９表面部分を酸化してキャップ層
２１を形成させた後に、燐酸により窒化膜６を除去する
（第１図（１））。
０内のポリシリコン１９表面部分を酸化してキャップ層
２１を形成させた後に、燐酸により窒化膜６を除去する
（第１図（１））。
上述した実施例においては、溝型アイソレーション２０
を作成する前にウェル１０．１！を形成するようにして
いるため、ウェルランニングの際に１２００°Ｃの温度
を加えることによって素子形成層２例の界面に発生する
結晶転位を防止することが可能になる。
を作成する前にウェル１０．１！を形成するようにして
いるため、ウェルランニングの際に１２００°Ｃの温度
を加えることによって素子形成層２例の界面に発生する
結晶転位を防止することが可能になる。
上記した基板ｌのＰウェル１０とＮウェル１１にＣＭＯ
Ｓトランジスタ３０．４０を形成した構造の一例を示す
と、第１図（＋１）のようになる。この場合、ウェル１
Ｏ１ｌｌ内に結晶転位が発生していないためにトランジ
スタ３０．４０の特性を劣化させず、ラッチアップを防
止することができる。
Ｓトランジスタ３０．４０を形成した構造の一例を示す
と、第１図（＋１）のようになる。この場合、ウェル１
Ｏ１ｌｌ内に結晶転位が発生していないためにトランジ
スタ３０．４０の特性を劣化させず、ラッチアップを防
止することができる。
なお、図中符号３！はトランジスタ３０のゲート？］ｔ
ｉ、３２はそのソース、３３はそのドレインを示し、ま
た４１はトランジスタ４０のゲート電極、４２はそのソ
ース、４３はそのドレインを示している。
ｉ、３２はそのソース、３３はそのドレインを示し、ま
た４１はトランジスタ４０のゲート電極、４２はそのソ
ース、４３はそのドレインを示している。
（発明の効果〕
以上述べたように本発明によれば、ＳＯＩ法により形成
した半導体基板の素子形成層にウェルを形成した後に、
ウェル間を分離する溝型アイソレーションを設けるよう
にしたので、ウェルランニングの際に加える熱によって
、溝ヘー１アイソレーシゴンの外側の素子形成層に結晶
転位は発生せず、ウェル内に形成する素子を良好な特性
に保持できるとともに、半導体装置の微細化が可能にな
る。
した半導体基板の素子形成層にウェルを形成した後に、
ウェル間を分離する溝型アイソレーションを設けるよう
にしたので、ウェルランニングの際に加える熱によって
、溝ヘー１アイソレーシゴンの外側の素子形成層に結晶
転位は発生せず、ウェル内に形成する素子を良好な特性
に保持できるとともに、半導体装置の微細化が可能にな
る。
第１図（ａ）〜（ｍ）は、本発明の一実施例の製造工程
を示す断面図、 第２図（ａ）〜（ｄ）は、従来方法の製造工程を示す断
面図である。 （符号の説明） １・・・半導体基板、 ２・・・素子形成層、 ３・・・下地層、 ４・・・絶縁層、 ５・・・５ｉＯ１膜、 ６・・・窒化膜、 ８．９・・・レジスト、 １０・・・Ｐウェル、 １１・・・Ｎウェル、 Ｉ４・・・ＰＳＧ膜、 １５・・・レジスト、 １７・・・アイソレーション形成用窓、２０・・・溝型
アイソレーション。
を示す断面図、 第２図（ａ）〜（ｄ）は、従来方法の製造工程を示す断
面図である。 （符号の説明） １・・・半導体基板、 ２・・・素子形成層、 ３・・・下地層、 ４・・・絶縁層、 ５・・・５ｉＯ１膜、 ６・・・窒化膜、 ８．９・・・レジスト、 １０・・・Ｐウェル、 １１・・・Ｎウェル、 Ｉ４・・・ＰＳＧ膜、 １５・・・レジスト、 １７・・・アイソレーション形成用窓、２０・・・溝型
アイソレーション。
Claims (1)
- 【特許請求の範囲】 ＳＯＩ構造を有する半導体基板に溝型アイソレーション
を形成する工程を有する半導体装置の製造方法において
、 ＳＯＩ構造を有する半導体基板の素子形成層に複数のウ
ェルを形成する工程と、 上記ウェルを形成した後に上記ウェル間を分離する溝型
アイソレーションを形成する工程とを備えたことを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1004480A JPH02184068A (ja) | 1989-01-11 | 1989-01-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1004480A JPH02184068A (ja) | 1989-01-11 | 1989-01-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02184068A true JPH02184068A (ja) | 1990-07-18 |
Family
ID=11585271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1004480A Pending JPH02184068A (ja) | 1989-01-11 | 1989-01-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02184068A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04263467A (ja) * | 1991-02-19 | 1992-09-18 | Fujitsu Ltd | 半導体装置 |
| US5661329A (en) * | 1993-12-09 | 1997-08-26 | Hitachi, Ltd. | Semiconductor integrated circuit device including an improved separating groove arrangement |
-
1989
- 1989-01-11 JP JP1004480A patent/JPH02184068A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04263467A (ja) * | 1991-02-19 | 1992-09-18 | Fujitsu Ltd | 半導体装置 |
| US5661329A (en) * | 1993-12-09 | 1997-08-26 | Hitachi, Ltd. | Semiconductor integrated circuit device including an improved separating groove arrangement |
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