JPH0218609B2 - - Google Patents
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- Publication number
- JPH0218609B2 JPH0218609B2 JP3418482A JP3418482A JPH0218609B2 JP H0218609 B2 JPH0218609 B2 JP H0218609B2 JP 3418482 A JP3418482 A JP 3418482A JP 3418482 A JP3418482 A JP 3418482A JP H0218609 B2 JPH0218609 B2 JP H0218609B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- resistor
- connection point
- common connection
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000003321 amplification Effects 0.000 claims description 4
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 4
- 101150073536 FET3 gene Proteins 0.000 description 3
- 101150015217 FET4 gene Proteins 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 1
Landscapes
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は増幅回路の改良に関する。
従来より、広帯域且つ低雑音特性を有するカス
コード増幅回路が広くもちいられている。
コード増幅回路が広くもちいられている。
しかしながらこの様な従来のカスコード増幅回
路では出力端子に高い直流電圧が生じている為、
次段との直結接続が自由に出来ない等の欠点を有
する。上記の如きカスコード増巾回路の優れた広
帯域低雑音特性を損うことなく、上述の欠点を除
き次段との直結接続が容易な第１図の様な増幅器
を、本出願人は特願昭56−80912号「増幅器」と
して提案した。
路では出力端子に高い直流電圧が生じている為、
次段との直結接続が自由に出来ない等の欠点を有
する。上記の如きカスコード増巾回路の優れた広
帯域低雑音特性を損うことなく、上述の欠点を除
き次段との直結接続が容易な第１図の様な増幅器
を、本出願人は特願昭56−80912号「増幅器」と
して提案した。
第１図において、入力信号は、抵抗２で接地さ
れた入力端子１から第１のトランジスタの制御電
極即ちFET３のゲートに印加され、ドレインは
定電流源１０を介して正電源＋Ｂに接続されると
共に、ベース接地入力型となる第２のトランジス
タ即ちトランジスタ１２のエミツタに接続され、
ソースは抵抗５を介して接地される。トランジス
タ１２の制御電極即ちベースは直流電源６によつ
て所定の直流電圧が印加され、コレクタは抵抗１
４を介して負電源−Ｂに接続されると共に出力端
子１５に接続される。
れた入力端子１から第１のトランジスタの制御電
極即ちFET３のゲートに印加され、ドレインは
定電流源１０を介して正電源＋Ｂに接続されると
共に、ベース接地入力型となる第２のトランジス
タ即ちトランジスタ１２のエミツタに接続され、
ソースは抵抗５を介して接地される。トランジス
タ１２の制御電極即ちベースは直流電源６によつ
て所定の直流電圧が印加され、コレクタは抵抗１
４を介して負電源−Ｂに接続されると共に出力端
子１５に接続される。
以上の構成に於て、従来のカスコード増幅器と
比較すると、FET３とトランジスタ１２の極性
が異極性である点、トランジスタ１２に接続され
た抵抗１４が正電源でなく負電源−Ｂに接続され
ている点、そしてFET３とトランジスタ１２の
共通接続点から正電源＋Ｂに対して定電流源９が
接続されている点が異なるが、交流的は従来と等
価なカスコード動作をする。
比較すると、FET３とトランジスタ１２の極性
が異極性である点、トランジスタ１２に接続され
た抵抗１４が正電源でなく負電源−Ｂに接続され
ている点、そしてFET３とトランジスタ１２の
共通接続点から正電源＋Ｂに対して定電流源９が
接続されている点が異なるが、交流的は従来と等
価なカスコード動作をする。
即ち、仮に入力端子１に正の信号が印加される
と、FET３の電流は増加する。従つてトランジ
スタ１２の電流はこの増加分だけ減少し、出力端
子１５のレベルは負となる。この様に交流動作は
従来と等しいカスコード動作の反転増巾器であ
り、カスコード増巾回路の広帯域低雑音特性等を
保有している。
と、FET３の電流は増加する。従つてトランジ
スタ１２の電流はこの増加分だけ減少し、出力端
子１５のレベルは負となる。この様に交流動作は
従来と等しいカスコード動作の反転増巾器であ
り、カスコード増巾回路の広帯域低雑音特性等を
保有している。
次に直流動作について説明する。FET３の動
作電流は定電流源１０によつて供給され、そして
該定電流源１０の電流値からFET３の動作電流
を減算した電流値がトランジスタ１２に供給され
る。トランジスタ１２のベースには直流電源６に
よつて直流電圧が印加されているから、前記
FET３のドレイン電圧はほぼ直流電源６の電圧
値に等しい電圧に保持されFET３の直流動作は
従来のカスコード増幅器と等しくなる。又FET
３の動作電流は該FET３の特性と抵抗５の抵抗
値で定まる。そしてトランジスタ１２のコレクタ
は抵抗１４を介して負電源−Ｂに接続されている
から、増幅度の制約等で抵抗１４の抵抗値が制約
されている場合でも定電流源１０の電流値あるい
は負電源−Ｂの電圧値の設定次第で出力端子１５
の直流電位を任意の電圧値に設定出来るし、当然
接地電位にも設定出来るので次段との直結接続も
容易である。
作電流は定電流源１０によつて供給され、そして
該定電流源１０の電流値からFET３の動作電流
を減算した電流値がトランジスタ１２に供給され
る。トランジスタ１２のベースには直流電源６に
よつて直流電圧が印加されているから、前記
FET３のドレイン電圧はほぼ直流電源６の電圧
値に等しい電圧に保持されFET３の直流動作は
従来のカスコード増幅器と等しくなる。又FET
３の動作電流は該FET３の特性と抵抗５の抵抗
値で定まる。そしてトランジスタ１２のコレクタ
は抵抗１４を介して負電源−Ｂに接続されている
から、増幅度の制約等で抵抗１４の抵抗値が制約
されている場合でも定電流源１０の電流値あるい
は負電源−Ｂの電圧値の設定次第で出力端子１５
の直流電位を任意の電圧値に設定出来るし、当然
接地電位にも設定出来るので次段との直結接続も
容易である。
第２図は上述の様な増幅器をプツシユプル接続
にすると共に、カスコードブートストラツプ接続
する為に、トランジスタ１２及び１３のベースに
接続された電源（定電圧素子）６及び７の他端を
FET３及び４のソースに接続したもので、通常
のカスコードブートストラツプ回路と同様の特長
を有しており、しかも、出力端子１５の直流電位
を接地電位とすることが出来る。
にすると共に、カスコードブートストラツプ接続
する為に、トランジスタ１２及び１３のベースに
接続された電源（定電圧素子）６及び７の他端を
FET３及び４のソースに接続したもので、通常
のカスコードブートストラツプ回路と同様の特長
を有しており、しかも、出力端子１５の直流電位
を接地電位とすることが出来る。
しかし、第２図の様に電源を２つ必要とする欠
点がある。又図中に示された電源１６及び１７は
実際には理想的な直流電源ではなく、図中に示し
た如く電源１６は理想的な直流電源E1とリツプ
ル成分や雑音成分等を含む電源e1、電源１７は理
想的な直流電源E2とリツプル成分や雑音成分等
を含む電源e2に分けられる。ここで電源e1から流
れる電流は、電源e1→抵抗器８→定電圧素子６→
抵抗器５→接地→電源e1なる経路で流れる。一方
電源e2から流れる電流は電源e2→接地→抵抗器５
→定電圧素子７→抵抗器９→電源e2なる経路で流
れる。従つて、もし電源e1及びe2の電圧値が同振
幅逆位相であれば抵抗器５の両端にはリツプル成
分や雑音成分等は生じず、従つて出力端子１５に
はリツプル成分や雑音成分特は生じない。しか
し、実際は電源e1及びe2の電圧値が同振幅逆位相
となり得ないので、抵抗器５の両端にはリツプル
成分や雑音成分等を生じ、従つて出力端子１５に
はリツプル成分や雑音成分等を生じる欠点があつ
た。
点がある。又図中に示された電源１６及び１７は
実際には理想的な直流電源ではなく、図中に示し
た如く電源１６は理想的な直流電源E1とリツプ
ル成分や雑音成分等を含む電源e1、電源１７は理
想的な直流電源E2とリツプル成分や雑音成分等
を含む電源e2に分けられる。ここで電源e1から流
れる電流は、電源e1→抵抗器８→定電圧素子６→
抵抗器５→接地→電源e1なる経路で流れる。一方
電源e2から流れる電流は電源e2→接地→抵抗器５
→定電圧素子７→抵抗器９→電源e2なる経路で流
れる。従つて、もし電源e1及びe2の電圧値が同振
幅逆位相であれば抵抗器５の両端にはリツプル成
分や雑音成分等は生じず、従つて出力端子１５に
はリツプル成分や雑音成分特は生じない。しか
し、実際は電源e1及びe2の電圧値が同振幅逆位相
となり得ないので、抵抗器５の両端にはリツプル
成分や雑音成分等を生じ、従つて出力端子１５に
はリツプル成分や雑音成分等を生じる欠点があつ
た。
本発明は、上述の様な欠点を除去すべく成され
たもので、電源の簡略な増幅回路、又は電源にリ
ツプル成分や雑音成分等が含まれていても、出力
にはリツプル成分や雑音成分等を生じない増幅回
路を提供する事を目的とするものである。
たもので、電源の簡略な増幅回路、又は電源にリ
ツプル成分や雑音成分等が含まれていても、出力
にはリツプル成分や雑音成分等を生じない増幅回
路を提供する事を目的とするものである。
以下、本発明を実施例に従つて詳細に説明す
る。
る。
第３図は本発明の一実施例を示す回路図であ
り、第２図と対応する所は同一符号を付して説明
を省略するも、第２図と異つている所は第２図で
示された電源１６及び１７をフローテイング電源
１８にした事である。他の部分については第２図
と同一である。
り、第２図と対応する所は同一符号を付して説明
を省略するも、第２図と異つている所は第２図で
示された電源１６及び１７をフローテイング電源
１８にした事である。他の部分については第２図
と同一である。
この場合でもフローテイング電源１８が理想的
な直流電源ではなく、第３図に示された様に、理
想的な直流電源E3とリツプル成分や雑音成分等
を含む電源e3に分けられる。ここで電源e3から流
れる電流は、電源e3→抵抗器８→定電圧素子６→
定電圧素子７→抵抗器９→電源e3なる経路で流
れ、抵抗器５の両端にはリツプル成分や雑音成分
等は生じず、従つて出力端子１５にもリツプル成
分や雑音成分は生じない。
な直流電源ではなく、第３図に示された様に、理
想的な直流電源E3とリツプル成分や雑音成分等
を含む電源e3に分けられる。ここで電源e3から流
れる電流は、電源e3→抵抗器８→定電圧素子６→
定電圧素子７→抵抗器９→電源e3なる経路で流
れ、抵抗器５の両端にはリツプル成分や雑音成分
等は生じず、従つて出力端子１５にもリツプル成
分や雑音成分は生じない。
この次に入力端子１に入力信号eiを入力したと
きの出力端子１５に現われる出力信号e0を求め
る。入力信号eiがFET３及び４のゲートに入力さ
れると、FET３及び４に流れる電流は抵抗器５
の抵抗値によつて決定される電流値となる。又、
FET３に流れる電流I1は、FET３→トランジス
タ１２→抵抗器１４→抵抗器５→FET３なる経
路で流れる。一方、FET４に流れる電流I2は
FET４→抵抗器５→抵抗器１４→トランジスタ
１３→FET４なる経路で流れる。即ち、抵抗器
５に流れる電流は、全て抵抗器１４に流れる事に
なる。（ここでFET３及び７のゲート・リーク電
流やトランジスタ１２及び１３のベース電流等は
無視している。）従つて抵抗器５及び１４の抵抗
値をそれぞれR5及びR14とし、FET３及び４の相
互コンダクタンスを無視すると、出力信号e0は e0＝−R14／R5eiとなる。
きの出力端子１５に現われる出力信号e0を求め
る。入力信号eiがFET３及び４のゲートに入力さ
れると、FET３及び４に流れる電流は抵抗器５
の抵抗値によつて決定される電流値となる。又、
FET３に流れる電流I1は、FET３→トランジス
タ１２→抵抗器１４→抵抗器５→FET３なる経
路で流れる。一方、FET４に流れる電流I2は
FET４→抵抗器５→抵抗器１４→トランジスタ
１３→FET４なる経路で流れる。即ち、抵抗器
５に流れる電流は、全て抵抗器１４に流れる事に
なる。（ここでFET３及び７のゲート・リーク電
流やトランジスタ１２及び１３のベース電流等は
無視している。）従つて抵抗器５及び１４の抵抗
値をそれぞれR5及びR14とし、FET３及び４の相
互コンダクタンスを無視すると、出力信号e0は e0＝−R14／R5eiとなる。
又、第９図において定電圧素子６及び７の共通
接続点をFET３及び４のゲートに接続しても同
様の効が得られる。又上記共通接続点を接地すれ
ばカスコード増幅回路と同様の特性が得られ、電
源は１つでよい。
接続点をFET３及び４のゲートに接続しても同
様の効が得られる。又上記共通接続点を接地すれ
ばカスコード増幅回路と同様の特性が得られ、電
源は１つでよい。
又、本発明で使用しているFETはバイポーラ
トランジスタでもよく、トランジスタはFETで
も良い事はもち論である。
トランジスタでもよく、トランジスタはFETで
も良い事はもち論である。
以上説明した様に本発明によれば電源にリツプ
ル成分や雑音成分等を含んでいても、出力にはそ
の影響を生じないという優れた効果を得る事が出
来る。
ル成分や雑音成分等を含んでいても、出力にはそ
の影響を生じないという優れた効果を得る事が出
来る。
第１図及び第２図は本出願人が特願昭56−
80912号「増幅器」として提案した増幅器を示す
回路図、第３図は本発明の一実施例を示す回路図
である。 図中、３及び４はFET、６及び７は定電圧素
子、２，５，８，９及び１４は抵抗器、１８はフ
ローデイング電源、１０及び１１は定電流源であ
る。
80912号「増幅器」として提案した増幅器を示す
回路図、第３図は本発明の一実施例を示す回路図
である。 図中、３及び４はFET、６及び７は定電圧素
子、２，５，８，９及び１４は抵抗器、１８はフ
ローデイング電源、１０及び１１は定電流源であ
る。
Claims (1)
- １ ソース又はエミツタ同志が接続され第１の共
通接続点とすると共にゲート又はベース同志が接
続され入力端とした互いに導電型の異なるトラン
ジスタの第１の直列回路と、ドレイン又はコレク
タ同志が接続され第２の共通接続点とすると共に
出力端とした互いに導電型の異なるトランジスタ
の第２の直列回路と、第２の直列回路の各トラン
ジスタのゲート又はベースに上記第１の共通接続
点からそれぞれバイアス電圧を印加するバイアス
電圧印加手段と、上記第１の共通接続点を設地す
る第１の抵抗と、上記第２の共通接続点を設地す
る第２の抵抗と、上記第１及び第２の直列回路に
よる並列回路の両端にそれぞれ定電流源を介して
供給するフローテイング電源とを具備し供給され
る電源に含まれるリツプルや雑音が出力端に出力
されるのを防止したことを特徴とする増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3418482A JPS58151103A (ja) | 1982-03-04 | 1982-03-04 | 増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3418482A JPS58151103A (ja) | 1982-03-04 | 1982-03-04 | 増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58151103A JPS58151103A (ja) | 1983-09-08 |
| JPH0218609B2 true JPH0218609B2 (ja) | 1990-04-26 |
Family
ID=12407105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3418482A Granted JPS58151103A (ja) | 1982-03-04 | 1982-03-04 | 増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58151103A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0471724U (ja) * | 1990-10-30 | 1992-06-25 |
-
1982
- 1982-03-04 JP JP3418482A patent/JPS58151103A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0471724U (ja) * | 1990-10-30 | 1992-06-25 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58151103A (ja) | 1983-09-08 |
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