JPH02186443A - 多入力プライオリティエンコーダ - Google Patents
多入力プライオリティエンコーダInfo
- Publication number
- JPH02186443A JPH02186443A JP579989A JP579989A JPH02186443A JP H02186443 A JPH02186443 A JP H02186443A JP 579989 A JP579989 A JP 579989A JP 579989 A JP579989 A JP 579989A JP H02186443 A JPH02186443 A JP H02186443A
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- JP
- Japan
- Prior art keywords
- priority encoder
- input
- priority
- encoder
- person
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は多大カプライオリティエンコーダに関し、特に
入力数の多い多大カプライオリティエンコーダに関する
ものである。
入力数の多い多大カプライオリティエンコーダに関する
ものである。
従来この種の装置は、入力信号の優先度が固定の場合、
第２図に示すように２１−１．２１−２．２１−３．−
２１−ｎのｎ個のＡＮＤゲートをｎ入力エンコーダ２２
に並列に接続して構成されたものであった。また、人力
信号の優先度が可変の場合、第２図の装置に対し℃プラ
イオリティ決定回路を付加したものであった。
第２図に示すように２１−１．２１−２．２１−３．−
２１−ｎのｎ個のＡＮＤゲートをｎ入力エンコーダ２２
に並列に接続して構成されたものであった。また、人力
信号の優先度が可変の場合、第２図の装置に対し℃プラ
イオリティ決定回路を付加したものであった。
しかしながら上記従来の構成の装置では、各ＡＮＤゲー
ト２１−１．２１−２．２１−３．・・・・２１−ｎを
並列に接続しているため、例えば入力ｎに対するＡＮＤ
ゲートにはｎ＋１個の入力かなされることになり、回路
的に複雑で且つコスト的に高価となるという問題点があ
った。
ト２１−１．２１−２．２１−３．・・・・２１−ｎを
並列に接続しているため、例えば入力ｎに対するＡＮＤ
ゲートにはｎ＋１個の入力かなされることになり、回路
的に複雑で且つコスト的に高価となるという問題点があ
った。
本発明は上述の点に鑑みてなされたもので上記問題点を
除去し、簡単な構成で且つ低コストの多大カプライオリ
ティエンコーダを提供することにある。
除去し、簡単な構成で且つ低コストの多大カプライオリ
ティエンコーダを提供することにある。
上記課題を解決するため本発明は多大カブライオリティ
エンフーダを、各入力の中で優先度の高い入力を選択し
エンコードする複数の少入力プライオリティエンコーダ
と、該複数の少人カプライオリティエンコーダの中で優
先度の高いブライオフティエンコーダを選択し、エンコ
ード結果を出力する少入力プライオリティエンコーダと
を具備する構成とした。
エンフーダを、各入力の中で優先度の高い入力を選択し
エンコードする複数の少入力プライオリティエンコーダ
と、該複数の少人カプライオリティエンコーダの中で優
先度の高いブライオフティエンコーダを選択し、エンコ
ード結果を出力する少入力プライオリティエンコーダと
を具備する構成とした。
多大カプライオリティエンコーダを上記の如く構成する
ことにより、複数の少入力プライオリティエンコーダは
、それぞれ入力された複数の入力に優先付をして出力し
、更に同一の少入力プライオリティエンコーダで前記複
数の少入力プライオリティエンコーダに優先付をして出
力するので、複数個の同一の少入カブライオリテイエン
フーダで多久カプライオリティエンコーダを構成するこ
とができる。
ことにより、複数の少入力プライオリティエンコーダは
、それぞれ入力された複数の入力に優先付をして出力し
、更に同一の少入力プライオリティエンコーダで前記複
数の少入力プライオリティエンコーダに優先付をして出
力するので、複数個の同一の少入カブライオリテイエン
フーダで多久カプライオリティエンコーダを構成するこ
とができる。
以下、本発明の実施例を図面に基づいて説明する。
第１図は本発明の一実施例を示す多久カブライオリデイ
エンコーダの構成を示す回路図である。
エンコーダの構成を示す回路図である。
本実施例では４人カプライオリティエンコーダを用いて
１６人カブライオリデイエンコーダを構成している。４
〜０は入力された４つの信号に対して記述しない方法に
より優先付けを行ない、その結果選択した信号の番号及
び４つの入力信号の内のいずれかが有効であることを示
す信号を出力する「４人カプライオリティエンコーダ、
である。
１６人カブライオリデイエンコーダを構成している。４
〜０は入力された４つの信号に対して記述しない方法に
より優先付けを行ない、その結果選択した信号の番号及
び４つの入力信号の内のいずれかが有効であることを示
す信号を出力する「４人カプライオリティエンコーダ、
である。
５は前記４人カプライオリティエンコーダ４の出力する
選択した信号の番号をデコードし、その結果を４人カプ
ライオリティエンコーダ３，２゜１．０に送出する１２
−４デコーダ、である。
選択した信号の番号をデコードし、その結果を４人カプ
ライオリティエンコーダ３，２゜１．０に送出する１２
−４デコーダ、である。
上記構成の１６人カブライＪ−ＩＪデイエンコーダの動
作を例１及び例２により以下に説明する。
作を例１及び例２により以下に説明する。
例１；１６個の入力ＳＯ〜Ｓ１５の内、入力Ｓ１３のみ
が有効の時、 ■入力Ｓ１３が有効になることにより、４人カプライオ
リティエンコーダ３の有効信号が入力されたことを示す
出力信号Ｇｓ’が有効になる。
が有効の時、 ■入力Ｓ１３が有効になることにより、４人カプライオ
リティエンコーダ３の有効信号が入力されたことを示す
出力信号Ｇｓ’が有効になる。
この時、他の全ての４人カプライオリティエンコーダ２
〜０の出力信号Ｇｌ’〜Ｇ０°は無効状態を保持する。
〜０の出力信号Ｇｌ’〜Ｇ０°は無効状態を保持する。
■前記４人カプライオリティエンコーダ３〜０の出力信
号Ｇｓ゛〜Ｇ、′を入力する４人カプライオリティエン
コーダ４は、４人カプライオリティエンコーダ３より有
効信号が入力されることによって、有効信号が入力され
たことを示す出力信号Ｇを有効にする。また、４人カプ
ライオリティエンコーダ４の選択した信号の番号を示す
出力信号（出力３．２）には４人カプライオリティエン
コーダ３の番号のエンコード結果が出力される。
号Ｇｓ゛〜Ｇ、′を入力する４人カプライオリティエン
コーダ４は、４人カプライオリティエンコーダ３より有
効信号が入力されることによって、有効信号が入力され
たことを示す出力信号Ｇを有効にする。また、４人カプ
ライオリティエンコーダ４の選択した信号の番号を示す
出力信号（出力３．２）には４人カプライオリティエン
コーダ３の番号のエンコード結果が出力される。
■前記４人カプライオリティエンコーダ４の選択した信
号の番号を示す出力信号を入力した２−４デコーダ５は
そのデコード結果を４人カプライオリティエンコーダ３
〜０に出力する。
号の番号を示す出力信号を入力した２−４デコーダ５は
そのデコード結果を４人カプライオリティエンコーダ３
〜０に出力する。
０４人カプライオリティエンコーダ３は、前記デコード
結果を入力することにより、４人カプライオリティエン
コーダ４によって自ら選択されたことを認識し、４人カ
プライオリティエンコーダ３における入力Ｓ１３の番号
（’ＩＪ）を選択した信号として出力１，０に出力する
。出力１゜０には４人カプライオリティエンコーダ４に
よって選択された４人カプライオリティエンコーダ３〜
０のいずれか１つのみが出力される。
結果を入力することにより、４人カプライオリティエン
コーダ４によって自ら選択されたことを認識し、４人カ
プライオリティエンコーダ３における入力Ｓ１３の番号
（’ＩＪ）を選択した信号として出力１，０に出力する
。出力１゜０には４人カプライオリティエンコーダ４に
よって選択された４人カプライオリティエンコーダ３〜
０のいずれか１つのみが出力される。
■以−Ｆにより、出力３〜０には入力信号の番号（’１
３Ｊ）が出力され、且つ出力信号Ｇには出力３〜０が有
効であることを示す有効信号が出力される。つまり１６
人カプライオリティエンコーダが実現させたことになる
。
３Ｊ）が出力され、且つ出力信号Ｇには出力３〜０が有
効であることを示す有効信号が出力される。つまり１６
人カプライオリティエンコーダが実現させたことになる
。
例２；１６個の入力ＳＯ〜Ｓ１５の内、入力Ｓ１３．７
．６が有効の時（各４人カプライオリティエンコーダ内
では番号の小さい入力を優先するものとする。） ■入力Ｓ１３が有効になることにより、４人カプライオ
リティエンコーダ３の有効信号が入力されたことを示す
出力信号Ｇｓ’が有効になり、更に入力Ｓ７及びＳ６が
有効になることにより、４人カプライオリティエンコー
ダ１に有効信号が入力きれたことを示す出力信号Ｇｌ’
が有効になる。この時、全ての入力が無効である４人カ
プライオリティエンコーダ２，０の出力Ｇ、 、Ｇ。
．６が有効の時（各４人カプライオリティエンコーダ内
では番号の小さい入力を優先するものとする。） ■入力Ｓ１３が有効になることにより、４人カプライオ
リティエンコーダ３の有効信号が入力されたことを示す
出力信号Ｇｓ’が有効になり、更に入力Ｓ７及びＳ６が
有効になることにより、４人カプライオリティエンコー
ダ１に有効信号が入力きれたことを示す出力信号Ｇｌ’
が有効になる。この時、全ての入力が無効である４人カ
プライオリティエンコーダ２，０の出力Ｇ、 、Ｇ。
は無効状態を保持する。
■前記４人カプライオリティエンコーダ３〜０の出力信
号Ｇ、゛〜Ｇｏ’を入力すると４人カプライオリティエ
ンコーダ４は４人カブライオリデイエンコーダ３及び１
より有効信号（出力信号Ｇ、’、Ｇ、’）が入力される
ことによって、有効信号が入力されたことた示ず出力信
号Ｇを有効とする。また、４人カプライオリティエンコ
ーダ４の選択した信号の番号を示す出力信号（出力３゜
２）には優先度の高い４人カプライオリティエンコーダ
ｌの番号のエンフード結果が出力きれる。
号Ｇ、゛〜Ｇｏ’を入力すると４人カプライオリティエ
ンコーダ４は４人カブライオリデイエンコーダ３及び１
より有効信号（出力信号Ｇ、’、Ｇ、’）が入力される
ことによって、有効信号が入力されたことた示ず出力信
号Ｇを有効とする。また、４人カプライオリティエンコ
ーダ４の選択した信号の番号を示す出力信号（出力３゜
２）には優先度の高い４人カプライオリティエンコーダ
ｌの番号のエンフード結果が出力きれる。
０４人カプライオリティエンコーダ４の選択した信号の
番号を示す出力信号を入力した２−４デコーダ５はモの
デコード結果を４人カブライオフティエンコーグ３〜０
に入力する。
番号を示す出力信号を入力した２−４デコーダ５はモの
デコード結果を４人カブライオフティエンコーグ３〜０
に入力する。
０４人カプライオリティエンコーダ１は前記デコード結
果を入力することにより、４人カプライオリティエンコ
ーダ４が自らを選択したことを認識し、入力Ｓ７，６の
内優先度の高い入力６を選択し、４人カプライオリティ
エンコーダ１における入力６の番号（１２」を選択した
信号の番号として出力１．０に出力する。出力１．０に
は４人カプライオリティエンコーダ４によって選択され
た４人カプライオリティエンコーダ３〜０のいずれか１
つのみが出力するため、４人カプライオリティエンコー
ダ３は出力１，０に出力しない。
果を入力することにより、４人カプライオリティエンコ
ーダ４が自らを選択したことを認識し、入力Ｓ７，６の
内優先度の高い入力６を選択し、４人カプライオリティ
エンコーダ１における入力６の番号（１２」を選択した
信号の番号として出力１．０に出力する。出力１．０に
は４人カプライオリティエンコーダ４によって選択され
た４人カプライオリティエンコーダ３〜０のいずれか１
つのみが出力するため、４人カプライオリティエンコー
ダ３は出力１，０に出力しない。
０以上により、出力３〜０及びＧには１６人カプライオ
リティエンコーダのエンコード結果が出力される。
リティエンコーダのエンコード結果が出力される。
なお、上記実施例では４人カプライオリティエンコーダ
を用いて１６人カプライオリティエンコーダを構成した
例を示したが、本発明はこれに限定されるものではなく
、複数の少入力プライオリティエンコーダと、該複数の
少入力プライオリティエンコーダの中で優先度の高いプ
ライオリティエンコーダを選択し、エンコード結果を出
力する少入力プライオリティエンコーダを設ける構成で
あるから、１６人力以上又は以下の多入力プライオリテ
ィエンコーダがａ車な回路で実現できる。
を用いて１６人カプライオリティエンコーダを構成した
例を示したが、本発明はこれに限定されるものではなく
、複数の少入力プライオリティエンコーダと、該複数の
少入力プライオリティエンコーダの中で優先度の高いプ
ライオリティエンコーダを選択し、エンコード結果を出
力する少入力プライオリティエンコーダを設ける構成で
あるから、１６人力以上又は以下の多入力プライオリテ
ィエンコーダがａ車な回路で実現できる。
以上説明したように本発明によれば、複数の９人カプラ
イオリティエンコーダとこれらプライオリティエンコー
ダの内どのプライオリティエンコーダを選択するかを決
定する前記少入力プライオリティエンコーダと同一の少
入力プライオリティエンコーダを設ける構成としたこと
により、
イオリティエンコーダとこれらプライオリティエンコー
ダの内どのプライオリティエンコーダを選択するかを決
定する前記少入力プライオリティエンコーダと同一の少
入力プライオリティエンコーダを設ける構成としたこと
により、
第１図は本発明の一実施例を示す多大カプライオリティ
エンコーダの構成を示す回路図、第２図は従来の多大カ
プライオリティエンコーダの構成を示す回路図である。 図中、０，１，２，３．４・・・・４人カプライオリテ
ィエンコーダ、５・・・・２−４デコーダ。
エンコーダの構成を示す回路図、第２図は従来の多大カ
プライオリティエンコーダの構成を示す回路図である。 図中、０，１，２，３．４・・・・４人カプライオリテ
ィエンコーダ、５・・・・２−４デコーダ。
Claims (1)
- 各入力の中で優先度の高い入力を選択しエンコードする
複数の少入力プライオリティエンコーダと、該複数の少
入力プライオリティエンコーダの中で優先度の高いプラ
イオリティエンコーダを選択し、エンコード結果を出力
する少入力プライオリティエンコーダを具備することを
特徴とする多入力プライオリティエンコーダ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1005799A JPH0831040B2 (ja) | 1989-01-12 | 1989-01-12 | 多入力プライオリティエンコーダ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1005799A JPH0831040B2 (ja) | 1989-01-12 | 1989-01-12 | 多入力プライオリティエンコーダ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02186443A true JPH02186443A (ja) | 1990-07-20 |
| JPH0831040B2 JPH0831040B2 (ja) | 1996-03-27 |
Family
ID=11621129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1005799A Expired - Lifetime JPH0831040B2 (ja) | 1989-01-12 | 1989-01-12 | 多入力プライオリティエンコーダ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831040B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5404540A (en) * | 1991-12-04 | 1995-04-04 | North America Philips Corporation | Arbiter with a uniformly partitioned architecture |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53140949A (en) * | 1977-05-16 | 1978-12-08 | Hitachi Ltd | Priority encoder circuit |
-
1989
- 1989-01-12 JP JP1005799A patent/JPH0831040B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53140949A (en) * | 1977-05-16 | 1978-12-08 | Hitachi Ltd | Priority encoder circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5404540A (en) * | 1991-12-04 | 1995-04-04 | North America Philips Corporation | Arbiter with a uniformly partitioned architecture |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0831040B2 (ja) | 1996-03-27 |
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