JPH01123338A - マイクロコンピュータシステム - Google Patents
マイクロコンピュータシステムInfo
- Publication number
- JPH01123338A JPH01123338A JP28145987A JP28145987A JPH01123338A JP H01123338 A JPH01123338 A JP H01123338A JP 28145987 A JP28145987 A JP 28145987A JP 28145987 A JP28145987 A JP 28145987A JP H01123338 A JPH01123338 A JP H01123338A
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- JP
- Japan
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- decoder
- chip selecting
- selected state
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 3
- TVEXGJYMHHTVKP-UHFFFAOYSA-N 6-oxabicyclo[3.2.1]oct-3-en-7-one Chemical compound C1C2C(=O)OC1C=CC2 TVEXGJYMHHTVKP-UHFFFAOYSA-N 0.000 description 1
- 244000307700 Fragaria vesca Species 0.000 description 1
- 235000016623 Fragaria vesca Nutrition 0.000 description 1
- 235000011363 Fragaria x ananassa Nutrition 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンピュータシステムに関し、特にＲ
ＯＭ部及びＲＯＭ部以外の回路ブロックのチップセレク
ト機能を有するマイクロコンピュータシステムに関する
。
ＯＭ部及びＲＯＭ部以外の回路ブロックのチップセレク
ト機能を有するマイクロコンピュータシステムに関する
。
従来、この種のマイクロコビュータシステムは、ＲＯＭ
部及びＲＯＭ部以外の回路ブロックのチップセレクトを
行う場合、第２図に示すように、マイクロコンピュータ
１から出力されるアドレス信号ＡＯ〜Ａ１５の上位数ビ
ットＡ１３〜Ａ１５をデコーダ２に入力し、この上位ビ
ットＡ１３〜Ａ１５の値に対応する出力端子の数本の信
号の論理積をとってＲＯＭ部３のチップセレクト信号Ｃ
８とし、残りの出力端子からの信号をＲＯＭ部３以外の
回路ブロックのチップセレクト信号Ｃ８ｏ〜Ｃ３３とす
る構成となっていた。
部及びＲＯＭ部以外の回路ブロックのチップセレクトを
行う場合、第２図に示すように、マイクロコンピュータ
１から出力されるアドレス信号ＡＯ〜Ａ１５の上位数ビ
ットＡ１３〜Ａ１５をデコーダ２に入力し、この上位ビ
ットＡ１３〜Ａ１５の値に対応する出力端子の数本の信
号の論理積をとってＲＯＭ部３のチップセレクト信号Ｃ
８とし、残りの出力端子からの信号をＲＯＭ部３以外の
回路ブロックのチップセレクト信号Ｃ８ｏ〜Ｃ３３とす
る構成となっていた。
上述した従来のマイクロコンピュータシステムは、デコ
ーダ２の出力信号の数本の論理積をとってＲＯＭ部３の
チップセレクト信号Ｃ８とし、残りの出力−信号を他の
回路ブロックのチップセレクト信号ＣＳｏ〜Ｃ８３とす
る構成となっているので、ＲＯＭ部３の容量が大きい場
合、デコーダ２の出力信号をＲＯＭ部３の容量に見合う
数だけＲＯＭ部３のチップセレクト信号Ｃ８に振向けな
ければならず、ＲＯＭ部３以外の回路ブロックのチップ
セレクト信号の数が減少してしまうという欠点がある。
ーダ２の出力信号の数本の論理積をとってＲＯＭ部３の
チップセレクト信号Ｃ８とし、残りの出力−信号を他の
回路ブロックのチップセレクト信号ＣＳｏ〜Ｃ８３とす
る構成となっているので、ＲＯＭ部３の容量が大きい場
合、デコーダ２の出力信号をＲＯＭ部３の容量に見合う
数だけＲＯＭ部３のチップセレクト信号Ｃ８に振向けな
ければならず、ＲＯＭ部３以外の回路ブロックのチップ
セレクト信号の数が減少してしまうという欠点がある。
本発明の目的は、ＲＯＭ部等の容量の変えることなくＲ
ＯＭ部以外の回路ブロックのチップセレクト信号の数を
増加させることができるマイクロコンピュータシステム
を提供することにある。
ＯＭ部以外の回路ブロックのチップセレクト信号の数を
増加させることができるマイクロコンピュータシステム
を提供することにある。
本発明のマイクロコンピュータシステムは、マイクロコ
ンピュータから出力されるアドレス信号の最上位ビット
が’１”（または０″）のとき選択状態となるＲＯＭ部
と、前記アドレス信号の最上位ビットが’０”（または
’１”）のとき選択状態となり、前記アドレス信号の最
上位ビットを除く上位複数ピッ１〜を入力してこれら上
位複数ビットの値に対応する出力端子のチップセレクト
信号を選択状態とするデコーダとを有している。
ンピュータから出力されるアドレス信号の最上位ビット
が’１”（または０″）のとき選択状態となるＲＯＭ部
と、前記アドレス信号の最上位ビットが’０”（または
’１”）のとき選択状態となり、前記アドレス信号の最
上位ビットを除く上位複数ピッ１〜を入力してこれら上
位複数ビットの値に対応する出力端子のチップセレクト
信号を選択状態とするデコーダとを有している。
〔実施例〕
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の回路図である。
マイクロコンピュータ１からのアドレス信号の最上位ビ
ットＡ１５は、Ｒ，０Ｍ部３及びデコーダ２に直接接続
されてこれらのチップセレクト信号Ｃ８及びＣ８とし、
この最上位ビットＡ１５が” ｏ ”のときＲＯＭ部３
を、“１′″のときデコーダ２をそれぞれ排他的に選択
状態とする。
ットＡ１５は、Ｒ，０Ｍ部３及びデコーダ２に直接接続
されてこれらのチップセレクト信号Ｃ８及びＣ８とし、
この最上位ビットＡ１５が” ｏ ”のときＲＯＭ部３
を、“１′″のときデコーダ２をそれぞれ排他的に選択
状態とする。
アドレス信号の最上位ビットＡ１５を除く上位３ビツト
Ａ１２〜Ａ１４はデコーダ２に入力され、デコーダ２が
選択状態のとき、上位３ビツトＡ１２〜Ａ１４の値に対
応する出力端子からのチップセレクト信号で１゜〜苺７
の一つを選択状態とする。
Ａ１２〜Ａ１４はデコーダ２に入力され、デコーダ２が
選択状態のとき、上位３ビツトＡ１２〜Ａ１４の値に対
応する出力端子からのチップセレクト信号で１゜〜苺７
の一つを選択状態とする。
従って、ＲＯＭ部３等の容量を変化させることなく、入
力３ビット分のデコーダ２の出力信号が全てＲＯＭ部３
以外の回路ブロックのチップセレクト信号として使用す
ることができる。
力３ビット分のデコーダ２の出力信号が全てＲＯＭ部３
以外の回路ブロックのチップセレクト信号として使用す
ることができる。
上記実施例においては、アドレス信号の最上位ビットＡ
１５がパ０°′のときＲＯＭ部３を選択状態にする場合
について説明したが、“１″のときにＲＯＭ部３を選択
状態にすることもできる。また、デコーダ２に入力され
るアドレス信号は３ビツトでなく他のビット数であって
もよい。
１５がパ０°′のときＲＯＭ部３を選択状態にする場合
について説明したが、“１″のときにＲＯＭ部３を選択
状態にすることもできる。また、デコーダ２に入力され
るアドレス信号は３ビツトでなく他のビット数であって
もよい。
以上説明したように本発明はマイクロコンピュータから
出力されるアドレス信号の最上位ビットをＲＯＭ部及び
デコーダのチップセレクト信号としてこれらを排他的に
選択状態にするようにし、アドレス信号の最上位ビット
を除く上位複数ビットをデコーダに入力してこのデコー
ダの出力をＲＯＭ部以外の回路ブロックのチップセレク
ト信号とすることに上り、ＲＯＭ部等の容量を変えるこ
となくデコーダの出力を全てＲＯＭ部以外の回路ブロッ
クのチップセレクト信号として使用することができる効
果がある。
出力されるアドレス信号の最上位ビットをＲＯＭ部及び
デコーダのチップセレクト信号としてこれらを排他的に
選択状態にするようにし、アドレス信号の最上位ビット
を除く上位複数ビットをデコーダに入力してこのデコー
ダの出力をＲＯＭ部以外の回路ブロックのチップセレク
ト信号とすることに上り、ＲＯＭ部等の容量を変えるこ
となくデコーダの出力を全てＲＯＭ部以外の回路ブロッ
クのチップセレクト信号として使用することができる効
果がある。
第１図は本発明の一実施例の回路図、第２図は従来の半
導体集積回路の一例を示す回路図である。
導体集積回路の一例を示す回路図である。
Claims (1)
- マイクロコンピュータから出力されるアドレス信号の最
上位ビットが“１”（または“０”）のとき選択状態と
なるＲＯＭ部と、前記アドレス信号の最上位ビットが“
０”（または“１”）のとき選択状態となり、前記アド
レス信号の最上位ビットを除く上位複数ビットを入力し
てこれら上位複数ビットの値に対応する出力端子のチッ
プセレクト信号を選択状態とするデコーダとを有するこ
とを特徴とするマイクロコンピュータシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28145987A JPH01123338A (ja) | 1987-11-06 | 1987-11-06 | マイクロコンピュータシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28145987A JPH01123338A (ja) | 1987-11-06 | 1987-11-06 | マイクロコンピュータシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01123338A true JPH01123338A (ja) | 1989-05-16 |
Family
ID=17639475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28145987A Pending JPH01123338A (ja) | 1987-11-06 | 1987-11-06 | マイクロコンピュータシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01123338A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05128327A (ja) * | 1991-11-01 | 1993-05-25 | Mitsubishi Electric Corp | Ｉｃカード |
-
1987
- 1987-11-06 JP JP28145987A patent/JPH01123338A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05128327A (ja) * | 1991-11-01 | 1993-05-25 | Mitsubishi Electric Corp | Ｉｃカード |
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