JPS5864531A - Ｉ／ｏアドレス制御方式 - Google Patents
Ｉ／ｏアドレス制御方式Info
- Publication number
- JPS5864531A JPS5864531A JP16300281A JP16300281A JPS5864531A JP S5864531 A JPS5864531 A JP S5864531A JP 16300281 A JP16300281 A JP 16300281A JP 16300281 A JP16300281 A JP 16300281A JP S5864531 A JPS5864531 A JP S5864531A
- Authority
- JP
- Japan
- Prior art keywords
- address
- processor
- selection signal
- address conversion
- ilo
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はプログラム制御形装置のＩ１０アドレス制御方
式に関する。
式に関する。
従来のプログラム制御によるＩ１０制御方式では、プロ
セッサからのＩ１０選択信号（アドレスバス）’Ｉ１０
側でデコードしやすい様にＩ１０アドレスヲ定義し、ア
ドレス変換テーブルを介さずにいた。例えば複数の機能
を持つＬＳＩではそのＩ１０アドレスはＬＳＩ内部で連
続したＩ１０アドレスをデコードする様に定義されてい
る。
セッサからのＩ１０選択信号（アドレスバス）’Ｉ１０
側でデコードしやすい様にＩ１０アドレスヲ定義し、ア
ドレス変換テーブルを介さずにいた。例えば複数の機能
を持つＬＳＩではそのＩ１０アドレスはＬＳＩ内部で連
続したＩ１０アドレスをデコードする様に定義されてい
る。
ところが最近の様に装置が大形化し、一つのプロセッサ
で多種類のＩ ／ Ｏ６制御する様にカリ、Ｉ１０アド
レスが複雑多岐に渡る様になって来ると、各々のＩｌｏ
がデコードしやすい様に定義することが難しくなってき
た。この為、例えば同−ＬＳＩ内の機能モジュールのア
ドレスバス数のかけ離れ九Ｉ／（Ｊアドレスに定義する
ということが、従来の方式では難しいという欠点があっ
た。又、既存のＩｌｏを別の装置で使用するとき、その
装置におけるＩ１０アドレスが異なっているとＩｌｏ側
のデコーダを改造して変更するという欠点があった。
で多種類のＩ ／ Ｏ６制御する様にカリ、Ｉ１０アド
レスが複雑多岐に渡る様になって来ると、各々のＩｌｏ
がデコードしやすい様に定義することが難しくなってき
た。この為、例えば同−ＬＳＩ内の機能モジュールのア
ドレスバス数のかけ離れ九Ｉ／（Ｊアドレスに定義する
ということが、従来の方式では難しいという欠点があっ
た。又、既存のＩｌｏを別の装置で使用するとき、その
装置におけるＩ１０アドレスが異なっているとＩｌｏ側
のデコーダを改造して変更するという欠点があった。
本発明は、プロセッサとＩ／（Ｊとの間にアドレス変換
テーブル全役けることによりプロセッサ側で定義してい
るＩｌｏのアドレスをテーブルを索引することによりＩ
１０固有のアドレスに対応づけるものである。これによ
りプロセッサとＩｌｏとの間のＩ１０選択アドレスの一
致をとるものである。
テーブル全役けることによりプロセッサ側で定義してい
るＩｌｏのアドレスをテーブルを索引することによりＩ
１０固有のアドレスに対応づけるものである。これによ
りプロセッサとＩｌｏとの間のＩ１０選択アドレスの一
致をとるものである。
プログラム制御堰装置のＩ１０制御において、Ｉｌｏを
制御するプロセッサとプロセッサからのＩ／（Ｊ選択信
号（アドレスバス）を入力とするアドレス変換テーブル
全弁してアドレス変換を行い、その出力１Ｉ１０の選択
信号とするものでらる。
制御するプロセッサとプロセッサからのＩ／（Ｊ選択信
号（アドレスバス）を入力とするアドレス変換テーブル
全弁してアドレス変換を行い、その出力１Ｉ１０の選択
信号とするものでらる。
このテーブルを用いることによりＩ１０に割り当てられ
た固有のＩ１０アドレスをプロセッサ側で欲するＩ１０
アドレスに対応させることができる。
た固有のＩ１０アドレスをプロセッサ側で欲するＩ１０
アドレスに対応させることができる。
次に本発明の一実施例について第１図を用いて説明する
。図において、１はｌ１０ｉ制御するプロセッサでおり
、プロセッサからのＩ１０選択信号（アドレスバス）は
Ａである。２はこの選択信号を入力とするアドレス変換
テーブルでアシ、その出力はＮである。３はテーブルの
出力ｘ２選択信号とするＩｌｏである。Ｄはデータバス
である。
。図において、１はｌ１０ｉ制御するプロセッサでおり
、プロセッサからのＩ１０選択信号（アドレスバス）は
Ａである。２はこの選択信号を入力とするアドレス変換
テーブルでアシ、その出力はＮである。３はテーブルの
出力ｘ２選択信号とするＩｌｏである。Ｄはデータバス
である。
ここで、Ｉｌｏのアドレスが１０」と「１」という２つ
の機能金持つＬＳＩで、プロセッサの制御（すなわちプ
ログラム〕はそのＩｌｏのアドレスを例えば「７」と「
３」と云う様に定義しているとすると、このプログラム
全アドレス変換テーブルなしで直接プロセッサからＩ１
０’ｉ制御することはできない。ところが、アドレス変
換テーブルを用い第２図に示す様に対応づけておけば、
容易にアドレス変換ができそのままプログラムの変更も
Ｉｌｏの変更もなくて済む。
の機能金持つＬＳＩで、プロセッサの制御（すなわちプ
ログラム〕はそのＩｌｏのアドレスを例えば「７」と「
３」と云う様に定義しているとすると、このプログラム
全アドレス変換テーブルなしで直接プロセッサからＩ１
０’ｉ制御することはできない。ところが、アドレス変
換テーブルを用い第２図に示す様に対応づけておけば、
容易にアドレス変換ができそのままプログラムの変更も
Ｉｌｏの変更もなくて済む。
アドレス変換テーブルとしては）Ｉ、ＡＭ（ランダムア
クセスメモリー）やＲＯＭ（リードオンリーメモリー）
ヲ使用することができＲＡＭ′ｊｋ用いた時はダイナミ
ックにＩ／（Ｊアドレスを変更することができる為、多
種のプログラムを使用する装置のＩ１０アドレスのくい
違いを吸収することができる。
クセスメモリー）やＲＯＭ（リードオンリーメモリー）
ヲ使用することができＲＡＭ′ｊｋ用いた時はダイナミ
ックにＩ／（Ｊアドレスを変更することができる為、多
種のプログラムを使用する装置のＩ１０アドレスのくい
違いを吸収することができる。
本発明はプロセッサとＩｌｏとの間にアドレス変換テー
ブルを設けることによυプロセッサ側の■１０アドレス
の定義とＩ１０固有のアドレスのくい違いを吸収し、プ
ログラム及びＩｌｏのアドレス変更をなくするものであ
る。
ブルを設けることによυプロセッサ側の■１０アドレス
の定義とＩ１０固有のアドレスのくい違いを吸収し、プ
ログラム及びＩｌｏのアドレス変更をなくするものであ
る。
第１図は本発明の一実施例のブロック図、第２図はアド
レス変換テーブルの動作を説明するものである。 １・・・・・・プロセッサ、２・・・・・・アドレス変
換テーブル、３・・・・・・Ｉｌｏ、Ａ・・・・・・プ
ロセッサからのＩ１０選択信号（アドレスバス）、Ｎ・
・・・・・テーブルからのＩ１０選択信号、Ｄ・・・・
・・データバス。 ５− り 寮１ 記 寮Ｚ図
レス変換テーブルの動作を説明するものである。 １・・・・・・プロセッサ、２・・・・・・アドレス変
換テーブル、３・・・・・・Ｉｌｏ、Ａ・・・・・・プ
ロセッサからのＩ１０選択信号（アドレスバス）、Ｎ・
・・・・・テーブルからのＩ１０選択信号、Ｄ・・・・
・・データバス。 ５− り 寮１ 記 寮Ｚ図
Claims (1)
- プログラム制御形装置のＩ ／ Ｏ！ｌＪ御においで、
Ｉ１０’ｉ制御するプロセッサと、プロセッサからのＩ
１０選択信号（アドレスバス）を入力とするアドレス変
換テーブルと、そのテーブルからの出力アドレスを選択
信号とするＩ／（Ｊとを具備し、プロセッサから見たＩ
１０選択アドレスをそのＩ１０固有の選択アドレスに束
縛されることたく自由に設定することができることを特
徴とする■１０アドレス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16300281A JPS5864531A (ja) | 1981-10-13 | 1981-10-13 | Ｉ／ｏアドレス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16300281A JPS5864531A (ja) | 1981-10-13 | 1981-10-13 | Ｉ／ｏアドレス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5864531A true JPS5864531A (ja) | 1983-04-16 |
Family
ID=15765325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16300281A Pending JPS5864531A (ja) | 1981-10-13 | 1981-10-13 | Ｉ／ｏアドレス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5864531A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60176163A (ja) * | 1984-02-22 | 1985-09-10 | Fanuc Ltd | 入出力ボ−ドのアドレス選択方式 |
| JPS62247445A (ja) * | 1986-03-28 | 1987-10-28 | Nec Corp | 記憶装置の選択制御装置 |
| JPH07191904A (ja) * | 1993-11-12 | 1995-07-28 | Internatl Business Mach Corp <Ibm> | Ｉ／ｏアドレスをメモリ・アドレスに変換する装置及び方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50120935A (ja) * | 1974-03-11 | 1975-09-22 | ||
| JPS5295939A (en) * | 1976-02-06 | 1977-08-12 | Nec Corp | Common contrl device for input/output |
-
1981
- 1981-10-13 JP JP16300281A patent/JPS5864531A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50120935A (ja) * | 1974-03-11 | 1975-09-22 | ||
| JPS5295939A (en) * | 1976-02-06 | 1977-08-12 | Nec Corp | Common contrl device for input/output |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60176163A (ja) * | 1984-02-22 | 1985-09-10 | Fanuc Ltd | 入出力ボ−ドのアドレス選択方式 |
| JPS62247445A (ja) * | 1986-03-28 | 1987-10-28 | Nec Corp | 記憶装置の選択制御装置 |
| JPH07191904A (ja) * | 1993-11-12 | 1995-07-28 | Internatl Business Mach Corp <Ibm> | Ｉ／ｏアドレスをメモリ・アドレスに変換する装置及び方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5864531A (ja) | Ｉ／ｏアドレス制御方式 | |
| JPH08513U (ja) | メインコントローラ内に内蔵したバスコントローラの動作システム | |
| JPS63142434A (ja) | 割込み制御方式 | |
| JP2962431B2 (ja) | プログラマブルコントローラ | |
| JPS63195748A (ja) | 計算機システムのメモリマツプド制御装置 | |
| JPH0562786B2 (ja) | ||
| JPS60246471A (ja) | メモリ制御装置 | |
| JPH03246726A (ja) | アドレス生成装置 | |
| JPH01220955A (ja) | デジタル可聴音発生装置 | |
| JPH0424852A (ja) | マルチポートアクセス方式 | |
| JPS63136724A (ja) | 多出力ｄ／ａ変換回路 | |
| KR920008615A (ko) | 다중 프로세서 시스템의 다수의 서브 프로세서 제어방법 | |
| JPS60195660A (ja) | Ｄｍａ制御回路方式 | |
| JPS62257562A (ja) | デ−タの入出力動作制御方式 | |
| JPS61175748A (ja) | マイクロプロセツサのアドレスデコ−ド方式 | |
| JPS63196968A (ja) | 入出力制御装置 | |
| JPS5654559A (en) | Memory unit | |
| JPH07109597B2 (ja) | マイクロコンピュータ | |
| JPS56118152A (en) | Control system for retrial | |
| JPH04141734A (ja) | 内部レジスタアクセス回路 | |
| JPS62293457A (ja) | 共有メモリ回路 | |
| JPH04195895A (ja) | Ｉｃメモリ | |
| JPH0589039A (ja) | 入出力制御素子 | |
| JPS60101662A (ja) | Ｄｍａ転送方式 | |
| JPS635786B2 (ja) |