JPH02186640A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02186640A JPH02186640A JP492089A JP492089A JPH02186640A JP H02186640 A JPH02186640 A JP H02186640A JP 492089 A JP492089 A JP 492089A JP 492089 A JP492089 A JP 492089A JP H02186640 A JPH02186640 A JP H02186640A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、シリコン基板中に不純物を浅くドープするこ
とができる半導体装置の製造方法に関するものである。
とができる半導体装置の製造方法に関するものである。
［従来の技術］
ＭＯ８ΦＬＳＩあるいはＣＭＯ８−ＬＳＩに使用されて
いるＭＯＳ・ＦＥＴ（ＭＯ８形電界効果トランジスタ）
は年々微細化されている。そのため実効チャネル長が短
くなり、短チヤネル効果が発生していた。
いるＭＯＳ・ＦＥＴ（ＭＯ８形電界効果トランジスタ）
は年々微細化されている。そのため実効チャネル長が短
くなり、短チヤネル効果が発生していた。
この短チヤネル効果は、既知の現象で、ｖｔｈの変動や
耐圧の低下、リーク電流の増加といった悪影響をＭＯＳ
−ＦＥＴに与えていた。その対策として、従来は、Ｍ
ＯＳ−ＦＥＴをＬＤＤ構造にする方法が用いられていた
。即ち、短チヤネル効果を防止するには、ソース・ドレ
インの接合を浅くし、ドレインの空乏層のゲート電極下
への伸びを抑えることが有効である。しかし、ソース・
ドレインの接合を浅くすると、ソース・ドレインの電極
取り出しの際、アロイスパイクといわれる現象が起こり
、接合短絡をもたらす。そのため、ＬＤＤｌｉ造では、
ゲート電極付近のソース・ドレイン接合のみを浅くし、
短チヤネル効果を防止している。
耐圧の低下、リーク電流の増加といった悪影響をＭＯＳ
−ＦＥＴに与えていた。その対策として、従来は、Ｍ
ＯＳ−ＦＥＴをＬＤＤ構造にする方法が用いられていた
。即ち、短チヤネル効果を防止するには、ソース・ドレ
インの接合を浅くし、ドレインの空乏層のゲート電極下
への伸びを抑えることが有効である。しかし、ソース・
ドレインの接合を浅くすると、ソース・ドレインの電極
取り出しの際、アロイスパイクといわれる現象が起こり
、接合短絡をもたらす。そのため、ＬＤＤｌｉ造では、
ゲート電極付近のソース・ドレイン接合のみを浅くし、
短チヤネル効果を防止している。
第２図に、従来のＬＤＤ構造におけるＰチャネルＭＯ８
・ＩＣの製造方法を工程順に示した。即ち、第２図（Ａ
）に示した様に、まず、ｎ型シリコン基板１上に素子分
離を行うフィールド絶縁膜２及び素子領域にゲート絶縁
膜３を形成した後、全面にポリシリコン４を形成する。
・ＩＣの製造方法を工程順に示した。即ち、第２図（Ａ
）に示した様に、まず、ｎ型シリコン基板１上に素子分
離を行うフィールド絶縁膜２及び素子領域にゲート絶縁
膜３を形成した後、全面にポリシリコン４を形成する。
次に、第２図（Ｂ）に示した様に、ポリシリコン４の−
に面に、必要なレジストパターン５（例えば、ゲート電
極あるいは配線）を形成し、エツチング処理して、必要
な部分のみを残す。次いで、第２図（Ｃ）に示した様に
、ボロンをイオン注入して、ゲート絶縁膜３の下面側に
、Ｐ−層６を形成する。その後、第２図（Ｄ）に示した
様に、全面にＳｉＯ槙等の絶縁膜７を形成する。次に、
第２図（Ｅ）に示した様に、リアクティブイオンエツチ
ング（ＲＩ Ｅ）を用いて、異方性エツチングを行い、
ポリシリコン４の側部にスペーサとなる絶縁膜７のみを
残し、その他はエツチングして取り除く。その後、第２
図（Ｆ）に示した様に、再びボロンをイオン注入し、Ｐ
＋層８を形成する。
に面に、必要なレジストパターン５（例えば、ゲート電
極あるいは配線）を形成し、エツチング処理して、必要
な部分のみを残す。次いで、第２図（Ｃ）に示した様に
、ボロンをイオン注入して、ゲート絶縁膜３の下面側に
、Ｐ−層６を形成する。その後、第２図（Ｄ）に示した
様に、全面にＳｉＯ槙等の絶縁膜７を形成する。次に、
第２図（Ｅ）に示した様に、リアクティブイオンエツチ
ング（ＲＩ Ｅ）を用いて、異方性エツチングを行い、
ポリシリコン４の側部にスペーサとなる絶縁膜７のみを
残し、その他はエツチングして取り除く。その後、第２
図（Ｆ）に示した様に、再びボロンをイオン注入し、Ｐ
＋層８を形成する。
なお、スペーサとしての絶縁膜７の下のシリコン中には
イオンは注入されず、ゲート電極となっている。また、
ポリシリコン４の近傍のソース・ドレイン部６のみが浅
い接合となっている。
イオンは注入されず、ゲート電極となっている。また、
ポリシリコン４の近傍のソース・ドレイン部６のみが浅
い接合となっている。
［発明が解決しようとする課題］
しかしながら、上述した様な従来の半導体装置の製造方
法においては、以下に述べるような解決すべき課題があ
った。即ち、第２図（Ｃ）に示した様に、Ｐ−層６を形
成するためにボロンをイオン注入する際、ソース・ドレ
イン部６の」二面には、ゲート絶縁膜３しか存在しない
。ところが、一般に、ゲート絶縁膜３は数１０ｎｍの薄
いシリコン膜のため、浅いＰ−層を形成するには、イオ
ン注入の際の打ち込みエネルギーを小さくする必要があ
る。しかし、イオン注入装置の限界から、十分な低エネ
ルギーで打ち込むことができず、浅い接合形成が不十分
であった。
法においては、以下に述べるような解決すべき課題があ
った。即ち、第２図（Ｃ）に示した様に、Ｐ−層６を形
成するためにボロンをイオン注入する際、ソース・ドレ
イン部６の」二面には、ゲート絶縁膜３しか存在しない
。ところが、一般に、ゲート絶縁膜３は数１０ｎｍの薄
いシリコン膜のため、浅いＰ−層を形成するには、イオ
ン注入の際の打ち込みエネルギーを小さくする必要があ
る。しかし、イオン注入装置の限界から、十分な低エネ
ルギーで打ち込むことができず、浅い接合形成が不十分
であった。
本発明は、以上の様な従来型の問題点を解消するために
提案されたもので、その目的は、ＬＤＤ構造のＰチャネ
ルＭＯ８−ＩＣにおいて、浅いＰ層を形成することので
きる半導体装置の製造方法を提供することにある。
提案されたもので、その目的は、ＬＤＤ構造のＰチャネ
ルＭＯ８−ＩＣにおいて、浅いＰ層を形成することので
きる半導体装置の製造方法を提供することにある。
［課題を解決するための手段］
本発明は、ポリシリコンを半導体装置の電極あるいは配
線に用いる半導体装置の製造方法において、半導体基板
の上面にポリシリコンを形成する第１の工程と、前記ポ
リシリコン上に所望のレジストパターンを形成する第２
の工程と、前記第２の工程後にイオン注入する第３の工
程と、前記第３の工程のイオン注入後に、前記ポリシリ
コンを選択的にエツチングする第４の工程を含むことを
特徴とするものである。
線に用いる半導体装置の製造方法において、半導体基板
の上面にポリシリコンを形成する第１の工程と、前記ポ
リシリコン上に所望のレジストパターンを形成する第２
の工程と、前記第２の工程後にイオン注入する第３の工
程と、前記第３の工程のイオン注入後に、前記ポリシリ
コンを選択的にエツチングする第４の工程を含むことを
特徴とするものである。
［作用コ
本発明の半導体装置の製造方法によれば、ポリシリコン
をエツチングする前に、Ｐ−層形成のためのイオン注入
を行うため、イオン注入がポリシリコン及びゲート絶縁
膜を通して行われるので、イオン注入の際の打ち込みエ
ネルギーを低下させたと同様の効果が得られる。
をエツチングする前に、Ｐ−層形成のためのイオン注入
を行うため、イオン注入がポリシリコン及びゲート絶縁
膜を通して行われるので、イオン注入の際の打ち込みエ
ネルギーを低下させたと同様の効果が得られる。
［実施例］
以下、本発明の一実施例を第１図に基づいて具体的に説
明する。なお、第２図に示した従来型と同一の部材には
同一の符合を付して、説明は省略する。
明する。なお、第２図に示した従来型と同一の部材には
同一の符合を付して、説明は省略する。
本実施例においては、第１図（Ａ）に示した様に、ｎ型
シリコン基板１上に素子分離を行うフィルド絶縁膜２や
素子領域にゲート絶縁膜３を形成し、その全面にポリシ
リコン４を形成した後（第１の工程）、ポリシリコン４
の上面に所望のレジストパターン５を形成する（第２の
工程）。
シリコン基板１上に素子分離を行うフィルド絶縁膜２や
素子領域にゲート絶縁膜３を形成し、その全面にポリシ
リコン４を形成した後（第１の工程）、ポリシリコン４
の上面に所望のレジストパターン５を形成する（第２の
工程）。
この状態で、第１図（Ｂ）に示した様に、Ｐ 層６形成
用のボロンをイオン注入する（第３の工程）。次に、第
１図（Ｃ）に示した様に、レジスト５をマスクとして、
ポリシリコン４をエツチングする（第４の工程）。その
後の工程は、第２図（Ｄ）〜（Ｆ）に示した従来の製造
方法と同一である。
用のボロンをイオン注入する（第３の工程）。次に、第
１図（Ｃ）に示した様に、レジスト５をマスクとして、
ポリシリコン４をエツチングする（第４の工程）。その
後の工程は、第２図（Ｄ）〜（Ｆ）に示した従来の製造
方法と同一である。
この様な工程を有する本実施例の半導体装置の製造方法
においては、Ｐ−層を形成するために行われるボロンの
イオン注入の際、第１図（Ｂ）に示した様に、ソース・
ドレイン層以外の部分は、レジスト５またはフィールド
絶縁膜２によって厚く被覆されているので、ボロンがｎ
型シリコン中に注入されるのを阻止している。一方、ソ
ース・ドレイン層へのボロンのイオン注入は、ポリシリ
コン４及びゲート絶縁膜３を通して行われる。従って、
イオン注入の際の打ち込みエネルギーが従来と同様であ
っても、ポリシリコンが被覆されている分、浅い接合が
形成できる。そのため、短チヤネル効果防止が従来より
確実に行える。
においては、Ｐ−層を形成するために行われるボロンの
イオン注入の際、第１図（Ｂ）に示した様に、ソース・
ドレイン層以外の部分は、レジスト５またはフィールド
絶縁膜２によって厚く被覆されているので、ボロンがｎ
型シリコン中に注入されるのを阻止している。一方、ソ
ース・ドレイン層へのボロンのイオン注入は、ポリシリ
コン４及びゲート絶縁膜３を通して行われる。従って、
イオン注入の際の打ち込みエネルギーが従来と同様であ
っても、ポリシリコンが被覆されている分、浅い接合が
形成できる。そのため、短チヤネル効果防止が従来より
確実に行える。
この様に、本実施例によれば、ポリシリコンをエツチン
グする前に、Ｐ 層形成のためのイオン注入を行うため
、半導体基板中に不純物を浅くドープすることができる
。
グする前に、Ｐ 層形成のためのイオン注入を行うため
、半導体基板中に不純物を浅くドープすることができる
。
なお、本発明は上述した実施例に限定されるものでなく
、ＮチャネルＭＯ３−ＩＣやＣＭＯ８・ＩＣにおいても
同様の効果が得られる。
、ＮチャネルＭＯ３−ＩＣやＣＭＯ８・ＩＣにおいても
同様の効果が得られる。
［発明の効果コ
以上の通り、本発明によれば、ポリシリコンをエツチン
グする前に、Ｐ 層形成のためのイオン注入を行うとい
う簡単な手段によって、浅いＰ−層を形成することので
きる半導体装置の製造方法を提供することができる。
グする前に、Ｐ 層形成のためのイオン注入を行うとい
う簡単な手段によって、浅いＰ−層を形成することので
きる半導体装置の製造方法を提供することができる。
第１図（Ａ）〜（Ｆ）は本発明の半導体装置の製造方法
を示す断面図、第２図（Ａ）〜（Ｆ）は従来の製造方法
を示す断面図である。 １・・・ｎ型シリコン基板、２・・・フィールド絶縁膜
、３・・・ゲート絶縁膜、４・・・ポリシリコン、５・
・・レジスト、６・・・Ｐ−層、７・・・絶縁膜、８・
・・Ｐ＋層。
を示す断面図、第２図（Ａ）〜（Ｆ）は従来の製造方法
を示す断面図である。 １・・・ｎ型シリコン基板、２・・・フィールド絶縁膜
、３・・・ゲート絶縁膜、４・・・ポリシリコン、５・
・・レジスト、６・・・Ｐ−層、７・・・絶縁膜、８・
・・Ｐ＋層。
Claims (1)
- 【特許請求の範囲】 ポリシリコンを半導体装置の電極あるいは配線に用い
る半導体装置の製造方法において、 半導体基板の上面にポリシリコンを形成する第１の工程
と、前記ポリシリコン上に所望のレジストパターンを形
成する第２の工程と、前記第２の工程後にイオン注入す
る第３の工程と、前記第３の工程のイオン注入後に、前
記ポリシリコンを選択的にエッチングする第４の工程を
含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP492089A JPH02186640A (ja) | 1989-01-13 | 1989-01-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP492089A JPH02186640A (ja) | 1989-01-13 | 1989-01-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02186640A true JPH02186640A (ja) | 1990-07-20 |
Family
ID=11597052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP492089A Pending JPH02186640A (ja) | 1989-01-13 | 1989-01-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02186640A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005347420A (ja) * | 2004-06-01 | 2005-12-15 | Nec Electronics Corp | 半導体製造装置および半導体装置の製造方法 |
-
1989
- 1989-01-13 JP JP492089A patent/JPH02186640A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005347420A (ja) * | 2004-06-01 | 2005-12-15 | Nec Electronics Corp | 半導体製造装置および半導体装置の製造方法 |
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