JPH02186790A - 通話路盤制御方式 - Google Patents
通話路盤制御方式Info
- Publication number
- JPH02186790A JPH02186790A JP468089A JP468089A JPH02186790A JP H02186790 A JPH02186790 A JP H02186790A JP 468089 A JP468089 A JP 468089A JP 468089 A JP468089 A JP 468089A JP H02186790 A JPH02186790 A JP H02186790A
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- JP
- Japan
- Prior art keywords
- board
- control program
- channel
- memory
- communication
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- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 34
- 238000004891 communication Methods 0.000 claims description 31
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
- Interface Circuits In Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は複数の通話路盤を有する多重変換装置に用いら
れる通話路盤制御方式に関する。
れる通話路盤制御方式に関する。
従来、電話交換機、に接続された多重変換装置は複数の
通話路盤を備えており、この通話路盤は交換機インター
フェイス回路と、交換機インターフェイス回路を制御す
る中央処理装置（ＣＰＵ ）と。
通話路盤を備えており、この通話路盤は交換機インター
フェイス回路と、交換機インターフェイス回路を制御す
る中央処理装置（ＣＰＵ ）と。
このＣＰＵ制御のための制御プログラムが予め格納され
たマスクＲＯＭ （又はＦＲＯＭ ） ｋ備えており、
この制御プログラムを用いて、 ＣＰＵは交換機インタ
ーフェイス回路、つまシ通話路盤を制御している。
たマスクＲＯＭ （又はＦＲＯＭ ） ｋ備えており、
この制御プログラムを用いて、 ＣＰＵは交換機インタ
ーフェイス回路、つまシ通話路盤を制御している。
具体的には、第２図に示すように多重変換装置の各通話
路盤１３．１４にはそれぞれマスクＲＯＭ（又はＦＲＯ
Ｍ ） １９及び２０が備えられており、このマスクＲ
ＯＭ １９には通話路盤制御のための制御プログラムが
予め格納されている。ＣＰｔＪ １７及び１８はこの制
御プログラムによってそれぞれ交換機インターフェイス
回路１５及び１６を制御して電話交換機（図示せず）に
対する信号の送受信を行っている。
路盤１３．１４にはそれぞれマスクＲＯＭ（又はＦＲＯ
Ｍ ） １９及び２０が備えられており、このマスクＲ
ＯＭ １９には通話路盤制御のための制御プログラムが
予め格納されている。ＣＰｔＪ １７及び１８はこの制
御プログラムによってそれぞれ交換機インターフェイス
回路１５及び１６を制御して電話交換機（図示せず）に
対する信号の送受信を行っている。
なお、第２図には、２つの通話路盤１３．１４が示され
ているが、Ｎ個（Ｎは一般には１０〜３０）の通話路盤
を備えている場合について同様である。
ているが、Ｎ個（Ｎは一般には１０〜３０）の通話路盤
を備えている場合について同様である。
ところで、上述した従来の通話路制御方式では通話路盤
内に備えられたマスクＲＯＭ （又はｐＲｏＭ）に予め
制御プログラムが書き込まれているため。
内に備えられたマスクＲＯＭ （又はｐＲｏＭ）に予め
制御プログラムが書き込まれているため。
例えば、多重変換装置が稼働開始後に制御プログラムの
バグが発見されると、書き変え不可能なマスクＲＯＭ
’ｉ用いている場合には、マスクＲＯＭを取り外して新
しいマスクＲＯＭに変更しなければならず多大な費用と
時間が必要となる問題点がある。
バグが発見されると、書き変え不可能なマスクＲＯＭ
’ｉ用いている場合には、マスクＲＯＭを取り外して新
しいマスクＲＯＭに変更しなければならず多大な費用と
時間が必要となる問題点がある。
一方、書き変え可能なＦＲＯＭを用いている場合におい
てもすべての通話路盤のＰＲＯＭ ｉ書き変える必要が
るシ、いずれにしても多大な費用と時間が必要となる問
題点がある。
てもすべての通話路盤のＰＲＯＭ ｉ書き変える必要が
るシ、いずれにしても多大な費用と時間が必要となる問
題点がある。
本発明の目的は制御プログラムの変更等が極めて容易な
通話路盤制御方式を提供することにある。
通話路盤制御方式を提供することにある。
本発明の通話路盤制御方式では、各通話路盤内に交換機
インターフェイス回路と、交換機インターフェイス回路
を制御する第１のＣＰＵと、第１のＣＰＵの制御グログ
ラ・ムを格納するＲＡＭメモリーとを塔載し、各通話路
盤のＲＡＭメモリーと共通ＢＵＳで接続された第２のＣ
ＰＵと第２のＣＰＵと接続され通話路盤の制御プログラ
ムを格納した書き変え可能なメモリーを塔載したメモリ
ー盤とを有しておシ１通話路盤初期化の際、第２のＣＰ
ＵはＲＡＭメモリーに制御プログラムを書き込むように
したことを特徴としている。
インターフェイス回路と、交換機インターフェイス回路
を制御する第１のＣＰＵと、第１のＣＰＵの制御グログ
ラ・ムを格納するＲＡＭメモリーとを塔載し、各通話路
盤のＲＡＭメモリーと共通ＢＵＳで接続された第２のＣ
ＰＵと第２のＣＰＵと接続され通話路盤の制御プログラ
ムを格納した書き変え可能なメモリーを塔載したメモリ
ー盤とを有しておシ１通話路盤初期化の際、第２のＣＰ
ＵはＲＡＭメモリーに制御プログラムを書き込むように
したことを特徴としている。
次に本発明について実施例によって説明する。
第１図を参照して、１は通話路盤、２は第ｎ（ｎは２以
上の整数）番目の通話路盤、３はメモリー盤である。通
話路盤ｌ及び２はそれぞれ電話交換機（図示せず）に接
続された交換機インターフェイス回路４及び５．通話路
盤制御用ＣＰＵ ６及び７．制御プログラムが格納され
るＲＡＭメモリー８及び９を備えている。メモリー盤３
には制御プログラムを書き込み制御するＣＰＵ １１及
び制御プログラムが予め格納された書き変え可能なメモ
リー１２が備えられておシ、 ＣＰＵ １１は共通バス
（ＢＵＳ ） １０によってＲＡＭメモリー８及び９に
接続されている。
上の整数）番目の通話路盤、３はメモリー盤である。通
話路盤ｌ及び２はそれぞれ電話交換機（図示せず）に接
続された交換機インターフェイス回路４及び５．通話路
盤制御用ＣＰＵ ６及び７．制御プログラムが格納され
るＲＡＭメモリー８及び９を備えている。メモリー盤３
には制御プログラムを書き込み制御するＣＰＵ １１及
び制御プログラムが予め格納された書き変え可能なメモ
リー１２が備えられておシ、 ＣＰＵ １１は共通バス
（ＢＵＳ ） １０によってＲＡＭメモリー８及び９に
接続されている。
上述のように１通話路盤制御用のプログラムは予めメモ
リー盤３内の書き変え可能なＦＲＯＭＲＡＭメモリー１
２込まれてお９１通話路盤１及び２にはＲＡＭメモリー
８．９が備えられている。各通話路盤に電源が投入され
たり、稼働中の多重変換装置に通話路盤が実装された際
、各通話路盤よシメモリー盤３に対し２通話路制御プロ
グラムの書き込み要求信号が送出される。要求信号を受
信したメモリー盤３内のＣＰＵ １１は、 ＦＲＯＭ
１２内に書き込まれている通話路盤制御プログラムを共
通ＢＵＳｌＯを通して通話路盤内のＲＡＭメモリーに書
き込む。各通話路盤への書き込みは通話路盤毎に順次実
施される。
リー盤３内の書き変え可能なＦＲＯＭＲＡＭメモリー１
２込まれてお９１通話路盤１及び２にはＲＡＭメモリー
８．９が備えられている。各通話路盤に電源が投入され
たり、稼働中の多重変換装置に通話路盤が実装された際
、各通話路盤よシメモリー盤３に対し２通話路制御プロ
グラムの書き込み要求信号が送出される。要求信号を受
信したメモリー盤３内のＣＰＵ １１は、 ＦＲＯＭ
１２内に書き込まれている通話路盤制御プログラムを共
通ＢＵＳｌＯを通して通話路盤内のＲＡＭメモリーに書
き込む。各通話路盤への書き込みは通話路盤毎に順次実
施される。
プログラムがＲＡＭメモリーに書き込み完了した通話路
盤では１通話路盤内のＣＰＵ ６ 、７がＲＡＭメモ！
Ｊ−８＃９内のプログラムに従って交換機インターフェ
イス回路４，５を制御し、交換機の信号の送受信処理を
行なう。
盤では１通話路盤内のＣＰＵ ６ 、７がＲＡＭメモ！
Ｊ−８＃９内のプログラムに従って交換機インターフェ
イス回路４，５を制御し、交換機の信号の送受信処理を
行なう。
以上説明したように本発明では多重変換装置ごとにメモ
リー盤を備え、一つの書き変え可能なメモリー内に制御
プログラムを記憶させておき、初期化の時に各通話路盤
に制御プログラムを書き込むようにしたから多重変換装
置の開発時、あるいは多重変換装置が稼働後に制御プロ
グラムの誤シが発見された場合−多重変換装置当シ一つ
のメモリーを書き変えるだけで全通話路盤のプログラム
変更が可能となり、従来−多重変換装置当９１０〜３０
０通話路盤全部のメモリーの交換に用した費用と時間ｔ
−１７１０〜１／３０に減少させることができる。
リー盤を備え、一つの書き変え可能なメモリー内に制御
プログラムを記憶させておき、初期化の時に各通話路盤
に制御プログラムを書き込むようにしたから多重変換装
置の開発時、あるいは多重変換装置が稼働後に制御プロ
グラムの誤シが発見された場合−多重変換装置当シ一つ
のメモリーを書き変えるだけで全通話路盤のプログラム
変更が可能となり、従来−多重変換装置当９１０〜３０
０通話路盤全部のメモリーの交換に用した費用と時間ｔ
−１７１０〜１／３０に減少させることができる。
第１図は本発明による通話路盤制御方式の一実施例を示
す図、第２図は従来の通話路盤制御方式％式％ １．２・・・通話路盤、３・・・メモリー盤、４．５・
・・交換機インターフェイス回路（ＩＮＴＦ） 、 ６
、７・・・ＣＰＵ 、 ８ 、９・・・ＲＡＭメモリ
ー １０・・・共通ＢＵＳ 。 １１・・・ＣＰＵ 、 １２・・・書き変え可能なメモ
ＩＪ−（ＰＰＯＭ）、 １３ 、１４・・・通話路盤、
１５．１６・・・交換機インターフェイス回路（ＩＮＴ
Ｆ） 、 １７ ｊ１８・・・ＣＰＵ 、 １９ 、２
０・・・マスクＲＯＭ （又は書き変え可能なメモリー
（ＰＢＯＭ））。
す図、第２図は従来の通話路盤制御方式％式％ １．２・・・通話路盤、３・・・メモリー盤、４．５・
・・交換機インターフェイス回路（ＩＮＴＦ） 、 ６
、７・・・ＣＰＵ 、 ８ 、９・・・ＲＡＭメモリ
ー １０・・・共通ＢＵＳ 。 １１・・・ＣＰＵ 、 １２・・・書き変え可能なメモ
ＩＪ−（ＰＰＯＭ）、 １３ 、１４・・・通話路盤、
１５．１６・・・交換機インターフェイス回路（ＩＮＴ
Ｆ） 、 １７ ｊ１８・・・ＣＰＵ 、 １９ 、２
０・・・マスクＲＯＭ （又は書き変え可能なメモリー
（ＰＢＯＭ））。
Claims (1)
- １、電話交換機に接続された交換機インターフェイス回
路と、該交換機インターフェイス回路を制御する第１の
中央処理装置と、該第１の中央処理装置の制御プログラ
ムを格納するためのＲＡＭとを有する通話路盤を複数備
えるとともに前記制御プログラムが予め格納された書き
変え可能なメモリと前記ＲＡＭにバスで接続され、該Ｒ
ＡＭに前記書き変え可能なメモリから前記制御プログラ
ムを書き込み制御するための第２の中央処理装置とを有
するメモリ盤とを備え、前記通話路盤初期化の際、前記
第２の中央処理装置は前記ＲＡＭに前記制御プログラム
を書き込むようにしたことを特徴とする通話路盤制御方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP468089A JPH02186790A (ja) | 1989-01-13 | 1989-01-13 | 通話路盤制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP468089A JPH02186790A (ja) | 1989-01-13 | 1989-01-13 | 通話路盤制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02186790A true JPH02186790A (ja) | 1990-07-23 |
Family
ID=11590606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP468089A Pending JPH02186790A (ja) | 1989-01-13 | 1989-01-13 | 通話路盤制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02186790A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61105935A (ja) * | 1984-10-30 | 1986-05-24 | Nec Corp | 信号制御盤制御方式 |
| JPS6387070A (ja) * | 1986-09-30 | 1988-04-18 | Toshiba Corp | 通信制御装置 |
-
1989
- 1989-01-13 JP JP468089A patent/JPH02186790A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61105935A (ja) * | 1984-10-30 | 1986-05-24 | Nec Corp | 信号制御盤制御方式 |
| JPS6387070A (ja) * | 1986-09-30 | 1988-04-18 | Toshiba Corp | 通信制御装置 |
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