JPH02187810A - 低電力モードを有するデジタル計算システム - Google Patents
低電力モードを有するデジタル計算システムInfo
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- JPH02187810A JPH02187810A JP1292097A JP29209789A JPH02187810A JP H02187810 A JPH02187810 A JP H02187810A JP 1292097 A JP1292097 A JP 1292097A JP 29209789 A JP29209789 A JP 29209789A JP H02187810 A JPH02187810 A JP H02187810A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、−船釣に低電力モードを有するデジタル計算
システムに関する。さらに詳しくは、本発明は、低電力
モードから脱出するための条件に関する状態情報を通報
することによって低電力モードに入る準備を行うデジタ
ル計算システムに関する。
システムに関する。さらに詳しくは、本発明は、低電力
モードから脱出するための条件に関する状態情報を通報
することによって低電力モードに入る準備を行うデジタ
ル計算システムに関する。
（従来技術）
デジタル計算システム、特に集積回路計算システムは、
−船釣に処理の行われていない期間中は低電力モードに
切り替わる能力を有し、したがって種々のサブシステム
は電力消費を抑えるなめに停止される０通常、予め決定
された外部事象の発生によって、通常の処理に復帰する
ためシステムは低電力モードから「覚醒」さぜられる。
−船釣に処理の行われていない期間中は低電力モードに
切り替わる能力を有し、したがって種々のサブシステム
は電力消費を抑えるなめに停止される０通常、予め決定
された外部事象の発生によって、通常の処理に復帰する
ためシステムは低電力モードから「覚醒」さぜられる。
いずれも本発明の譲受人に譲渡された米国特許第４，７
５８，５５９号および第４，７５８，９４５号に、２つ
の利用可能な低；カモードの１つに切り替えることによ
って特定のソフトウェア命令に対応するデジタル計算シ
ステムの例が開示されている。ここに記述するシステム
は、アメリカ合衆国テキサス用オースティンのモトロー
ラ社からＭＣ１４６８０５と指定された集積回路として
入手可能である。開示された２つの利用可能な低電力モ
ードはいずれも、リセットまたは割り込みイベントによ
って終了させることができる。割り込みイベントの場合
、マスク可能な割り込みイベントが低電力モードを終了
させるためには、ある種の割り込みがシステムによって
認識されることを防止しているマスク・ビットがクリア
されなくてはならない。
５８，５５９号および第４，７５８，９４５号に、２つ
の利用可能な低；カモードの１つに切り替えることによ
って特定のソフトウェア命令に対応するデジタル計算シ
ステムの例が開示されている。ここに記述するシステム
は、アメリカ合衆国テキサス用オースティンのモトロー
ラ社からＭＣ１４６８０５と指定された集積回路として
入手可能である。開示された２つの利用可能な低電力モ
ードはいずれも、リセットまたは割り込みイベントによ
って終了させることができる。割り込みイベントの場合
、マスク可能な割り込みイベントが低電力モードを終了
させるためには、ある種の割り込みがシステムによって
認識されることを防止しているマスク・ビットがクリア
されなくてはならない。
上述の特許は、従来の「手作業で組み込まれる」集積回
路の設計の方法論に適したシステムを述べている。しか
し、集積回路計算システムが特注システムのより迅速な
設計を可能にするために「モジュラ−」設計の方法論に
向かって移行するにしたがって、いくつかのリセット回
路および割り込み制御回路が中央処理装置の論理的かつ
物理的な近傍から取り除かれる可能性がある。この場合
、低電力モードを終了させるために従来周知の技術を変
更する必要がある。
路の設計の方法論に適したシステムを述べている。しか
し、集積回路計算システムが特注システムのより迅速な
設計を可能にするために「モジュラ−」設計の方法論に
向かって移行するにしたがって、いくつかのリセット回
路および割り込み制御回路が中央処理装置の論理的かつ
物理的な近傍から取り除かれる可能性がある。この場合
、低電力モードを終了させるために従来周知の技術を変
更する必要がある。
（発明が解決しようとする課題〉
したがって、本発明の目的は、低電力モードを有する改
良デジタル計算システムを提供することであり、この場
合、低電力モードに切り替わる前にこの低電力モードの
終了条件に関する情報が通信される。
良デジタル計算システムを提供することであり、この場
合、低電力モードに切り替わる前にこの低電力モードの
終了条件に関する情報が通信される。
（課題を解決するための手段）
本発明のこれらおよびその他の目的は、クロック信号に
同期してソフトウェア命令を実行するデジタル計算シス
テムによって達成され、少ないエネルギ消費の状態に切
り替えるための装置は、複数のイベントのいずれが、シ
ステムにエネルギ低消費状態を終了させる能力を有する
べきかを決定する情報を記憶する記憶手段、予め決定さ
れたソフトウェア命令の１つを復号し、これに応答して
制御信号を発生する命令復号手段、および命令復号手段
と通信バスに結合され命令復号手段からの制御信号を受
信すると共に記憶手段に記憶された情報を有する予め決
定された信号を通信バス上に載置するバス制御手段を具
備する。
同期してソフトウェア命令を実行するデジタル計算シス
テムによって達成され、少ないエネルギ消費の状態に切
り替えるための装置は、複数のイベントのいずれが、シ
ステムにエネルギ低消費状態を終了させる能力を有する
べきかを決定する情報を記憶する記憶手段、予め決定さ
れたソフトウェア命令の１つを復号し、これに応答して
制御信号を発生する命令復号手段、および命令復号手段
と通信バスに結合され命令復号手段からの制御信号を受
信すると共に記憶手段に記憶された情報を有する予め決
定された信号を通信バス上に載置するバス制御手段を具
備する。
本発明のこれらおよびその他の目的並びに利点は、図面
と共に以下の詳細な説明によって当業者に明らかとなる
。
と共に以下の詳細な説明によって当業者に明らかとなる
。
（実施例）
「肯定する」、「肯定」、「否定する」および「否定」
という用語は、「能動的Ｈ（ａｃｔｉｖｅ ｈｉｇｈ
）」および「能動的Ｌ（ａｃｔｉｖｅｌｏｗ）」が混在
した信号を取り扱う場合、混乱を避けるために使用され
る。「肯定する」および「肯定」は、信号が能動すなわ
ち論理的に真であることを示すために使用される。「否
定する」および「否定」は、非能動すなわち論理的に偽
であることを示すなめに使用される。さらに、「セット
」および「クリア」という用語は、状態ビットまたは同
様の装置を論理的に真または論理的に偽の状態にする場
合にそれぞれ使用する。
という用語は、「能動的Ｈ（ａｃｔｉｖｅ ｈｉｇｈ
）」および「能動的Ｌ（ａｃｔｉｖｅｌｏｗ）」が混在
した信号を取り扱う場合、混乱を避けるために使用され
る。「肯定する」および「肯定」は、信号が能動すなわ
ち論理的に真であることを示すために使用される。「否
定する」および「否定」は、非能動すなわち論理的に偽
であることを示すなめに使用される。さらに、「セット
」および「クリア」という用語は、状態ビットまたは同
様の装置を論理的に真または論理的に偽の状態にする場
合にそれぞれ使用する。
第１図は、本発明の特定の実施例による集積回路計算シ
ステムを示す、マイクロコンピュータ１０は、中央処理
装置（ＣＰＵ）１１、モジュール間バス（ＩＭＢ）１２
、シリアル通信インタフェース１３、基板に搭載された
（ｏｎ−ｂｏａｒｄ）メモリ１４、タイマ・モジュール
１５およびシステム統合モジュール（ＳＩＭ）１６を具
備する。
ステムを示す、マイクロコンピュータ１０は、中央処理
装置（ＣＰＵ）１１、モジュール間バス（ＩＭＢ）１２
、シリアル通信インタフェース１３、基板に搭載された
（ｏｎ−ｂｏａｒｄ）メモリ１４、タイマ・モジュール
１５およびシステム統合モジュール（ＳＩＭ）１６を具
備する。
以下に詳しく説明されるように多重データ、アドレス、
および制御信号線を備えたモジュール間バス１２は、マ
イクロコンピュータ１０のその他の構成要素の各々の間
に接続され、これらの間で通信を行う、シリアル・イン
タフェース１３は、幾つかのシリアルＩ１０ピンによっ
てマイクロコンピュータ１０と外部装置およびシステム
との間における同期および（または）非同期シリアル・
データの転送を行なう、メモリ１４は、マイクロコンピ
ュータ１０に有用なソフトウェア命令および他のデータ
のための記憶場所を提供する。タイマ・モジュール１５
は、入力の捕捉、出力の比較等のような種々のタイミン
グ機能を幾つかのタイマ・ビンによって提供し、インタ
ーフェース１７によってメモリ１４に接続されている。
および制御信号線を備えたモジュール間バス１２は、マ
イクロコンピュータ１０のその他の構成要素の各々の間
に接続され、これらの間で通信を行う、シリアル・イン
タフェース１３は、幾つかのシリアルＩ１０ピンによっ
てマイクロコンピュータ１０と外部装置およびシステム
との間における同期および（または）非同期シリアル・
データの転送を行なう、メモリ１４は、マイクロコンピ
ュータ１０に有用なソフトウェア命令および他のデータ
のための記憶場所を提供する。タイマ・モジュール１５
は、入力の捕捉、出力の比較等のような種々のタイミン
グ機能を幾つかのタイマ・ビンによって提供し、インタ
ーフェース１７によってメモリ１４に接続されている。
ＳＩＭ１６は、ＩＭＢ１２と外部バスとの間のインター
フェースを提供し、これの詳細は以下で説明し、またク
ロック信号の発生および分配のようなある種のシステム
機能も提供する。
フェースを提供し、これの詳細は以下で説明し、またク
ロック信号の発生および分配のようなある種のシステム
機能も提供する。
以下に掲載する表は、全てのＩＭＢ１２線およびＳＩＭ
１６に接続される外部バスに対する信号の定義を示す、
これらのバスは両方とも並列通信バスである。
１６に接続される外部バスに対する信号の定義を示す、
これらのバスは両方とも並列通信バスである。
表 １
モジュール間バス信号
信号名 略 称
アドレス・バス ＡＤＤＲＯ〜ＡＤＤＲ２３２４ビッ
ト・アドレス・バス 出力データ・バス
ＤＡＴＡＯ〜ＤＡＴＡ １５８ビツトないし１６ビツト
を転送 可能な１６ビツト・データ・バス 入／出力機能コ
ード ＦＣＯ〜ＦＣ２ ＣＰＵ状態（管理者／使用者）および 現在のバス周期のアドレス空間の確認 を行う 出力クロック
ＣＬＯＣＲ 主システム・クロック 入力 周期開始 ＣＹＳ 内部バス周期の開始を表示する 出力 データ転送承認 ＤＴＡＣＫ バス周期を終了させるスレーブの応答 入力アドレス引
出し Ａｓ バス周期の第２相およびアドレスが 有効なことの表示を行う 出力 バス・エラー ＢＥＲＲ 有効でない応答が受信された場合 バス周期を終了させる 入力 データ引出し ＤＳ バス周期の第３相およびデータが 有効なことの表示を行う 出力 放棄および再実行 ＲＲＴ 内部／外部バスの境界においてバスの 支配性の孤立を破る手段を提供する 入力読出し／書
込み ＷＲＩ ＴＥ 主バスに関する読出し／書込み用 バス周期の決定を行う 転送サイズ ５ＩＺＯ〜５Ｉｚ１なおバス周期で
転送される べきバイトの数を特定する 再実行 ＲＥＴＲＹ 再実行すべきバス周期の終了を行う 入力 出力 停止 ＨＡＬＴ 異常状態による ＣＰＵの停止を表示する 出力 出力 脱出点要求 ＢＫＰＴ 現在のバス周期上の脱出点を 要求する信号 入力 自動ベクトル ＡＶＥＣ 割込み承認周期期間中使用される 自動ベクトル機能を特定する 入力 脱出点承認 ＦＲＥＥＺＥ ＣＰＵが背景デバッグ・モードに 入ったことを表示する システムリセット ５ＹＳＲ３Ｔ システムの構成データを妨害しない 「ソフトな」リセットを行う 出力 バス・ロック ＢＬＯＣＫ バス・マスクにバスの保持を許容する 出力出力 試験モード ＴＳＴＭＯＤ 全ての装置の試験モードを可能にする 入力量ての「ハ
ード」リセットを行う ＣＰＵへの優先化された割込み要求 入力 ＩＭＢ試験線の動作 ＩＭＢＴＥＳＴ 線を試験するためにＩＲＱＩないし ＩＲ，Ｑ７の機能を変更する 入力入力 表の信号方向はｃｐｕｔｉに関して記載されていること
に注意すること。
ト・アドレス・バス 出力データ・バス
ＤＡＴＡＯ〜ＤＡＴＡ １５８ビツトないし１６ビツト
を転送 可能な１６ビツト・データ・バス 入／出力機能コ
ード ＦＣＯ〜ＦＣ２ ＣＰＵ状態（管理者／使用者）および 現在のバス周期のアドレス空間の確認 を行う 出力クロック
ＣＬＯＣＲ 主システム・クロック 入力 周期開始 ＣＹＳ 内部バス周期の開始を表示する 出力 データ転送承認 ＤＴＡＣＫ バス周期を終了させるスレーブの応答 入力アドレス引
出し Ａｓ バス周期の第２相およびアドレスが 有効なことの表示を行う 出力 バス・エラー ＢＥＲＲ 有効でない応答が受信された場合 バス周期を終了させる 入力 データ引出し ＤＳ バス周期の第３相およびデータが 有効なことの表示を行う 出力 放棄および再実行 ＲＲＴ 内部／外部バスの境界においてバスの 支配性の孤立を破る手段を提供する 入力読出し／書
込み ＷＲＩ ＴＥ 主バスに関する読出し／書込み用 バス周期の決定を行う 転送サイズ ５ＩＺＯ〜５Ｉｚ１なおバス周期で
転送される べきバイトの数を特定する 再実行 ＲＥＴＲＹ 再実行すべきバス周期の終了を行う 入力 出力 停止 ＨＡＬＴ 異常状態による ＣＰＵの停止を表示する 出力 出力 脱出点要求 ＢＫＰＴ 現在のバス周期上の脱出点を 要求する信号 入力 自動ベクトル ＡＶＥＣ 割込み承認周期期間中使用される 自動ベクトル機能を特定する 入力 脱出点承認 ＦＲＥＥＺＥ ＣＰＵが背景デバッグ・モードに 入ったことを表示する システムリセット ５ＹＳＲ３Ｔ システムの構成データを妨害しない 「ソフトな」リセットを行う 出力 バス・ロック ＢＬＯＣＫ バス・マスクにバスの保持を許容する 出力出力 試験モード ＴＳＴＭＯＤ 全ての装置の試験モードを可能にする 入力量ての「ハ
ード」リセットを行う ＣＰＵへの優先化された割込み要求 入力 ＩＭＢ試験線の動作 ＩＭＢＴＥＳＴ 線を試験するためにＩＲＱＩないし ＩＲ，Ｑ７の機能を変更する 入力入力 表の信号方向はｃｐｕｔｉに関して記載されていること
に注意すること。
信号名
表 ２
外部バス信号
略 称
アドレス・バス ＡＯ〜Ａ２３＊２４ビット・ア
ドレス・バス 入／出力データ・バス
ＤＯ〜Ｄ１５ ８ビットないし１６ビツトを転送 可能な１６ビツト・データ・バス 入／出力バス要
求 バス支配性要求線 ＢＲ＊ バス許可 バス支配性許可線 ＢＧ” バス許可承認 バス支配性許可承認線 ＢＧＡＣＫ＊ 入／出力 出力 入／出力 機能コード ＦＣＯ〜ＦＣ２ＣＰＵ状態（管
理者／使用者）および 現在のバス周期のアドレス空間の 確認を行う 入／出力読込み
に対してデータが有効であり、 データは書込みに対して受信された ことを表示する。また、ボートの大 きさを表示する 入／出力 ブート・チップ選択 Ｃ３ＢＯＯＴ 立ち上げのために プログラム可能チップを選択する 出力アドレス引
出し ＡＳ アドレス、機能コード、等が 有効であることを表示する 入／出力 データ引出し ＤＳ データが書込みに対して有効である ことを表示し、スレーブが 読込みに対しデータを駆動しなければ ならないことを表示する 入／出力 停止 ＨＡＬＴ 異常な状況によってＣＰＵが 停止していることを表示する 入／出力 読込み／書込み ＷＲＩ ＴＥ ババス、マスクに関連して読込みまたは書込みとしてバ
ス周期を決定する 入／出力転送サイズ
５ＩＺＯ〜５ＩＺＩ単１または 多重バイトの転送を表示する 入／出力自動ベ
クトル ＡＶＥＣ 割込み承認周期期間中自動ベクトル が使用されるべきことを特定する バス・ロック Ｂ ＬＣＫ 分割不能なバス周期を表示する 入／出力 入／出力 バス・エラー ＢＥＲＲ 有効な応答が受信されなけれ ばバス・サイクルを終了させる 入／出力 リセット ＥＳＥＴ システムのリセット 外部システムクロック ＣＬＫ 外部システム・クロックー− バス・クロック 入／出力 出力 水晶発振器 ＥＸＴＡＬ、ＸＴＡＬ外部発振
器またはクロック回路の 接続用ビン 入／出力外部Ｐ
波コンデンサ ＸＦＣ 内部クロック回路に 外部Ｐ波コンデンサを接続可能にする 出力試験モード
の動作 および３状態の制御 ＴＳＴＭＥ／ＴＳＣ試験モード
を動作させるまたは 出力ドライバを３状態にする 入力クロックモ
ードの選択 ＭＯＤＣＫ システム・クロック供給源を選択する 入力シンセサイ
ザ電源 ＶＤＤ８ＹＮ 内部クロック・シンセサイザに 電源を供給する 入力 主電源 ｖＤＤ チップに電源を供給する 入力 休止 ＦＲＺ／ＱＵＯＴ背景モードに
入る承認を行い試験モードにおいて係数ビットを出力す
る 出力上記で＊印によって示されたビン、アド
レス・ビンＡＩ９〜Ａ２３、機能コード・ビンＦＣＯ〜
ＦＣ２、バス要求ビンＢＲ、バス許可ビンＢＧ、および
バス許可認識ビンＢＧＡＣＫは、またプログラム可能な
チップ選択ビンとして使用可能である。マイクロコンピ
ュータ１０のこの機能は、本発明の理解とは無関係であ
る。信号の方向は、マイクロコンピュータ１０に関して
記載されている。
ドレス・バス 入／出力データ・バス
ＤＯ〜Ｄ１５ ８ビットないし１６ビツトを転送 可能な１６ビツト・データ・バス 入／出力バス要
求 バス支配性要求線 ＢＲ＊ バス許可 バス支配性許可線 ＢＧ” バス許可承認 バス支配性許可承認線 ＢＧＡＣＫ＊ 入／出力 出力 入／出力 機能コード ＦＣＯ〜ＦＣ２ＣＰＵ状態（管
理者／使用者）および 現在のバス周期のアドレス空間の 確認を行う 入／出力読込み
に対してデータが有効であり、 データは書込みに対して受信された ことを表示する。また、ボートの大 きさを表示する 入／出力 ブート・チップ選択 Ｃ３ＢＯＯＴ 立ち上げのために プログラム可能チップを選択する 出力アドレス引
出し ＡＳ アドレス、機能コード、等が 有効であることを表示する 入／出力 データ引出し ＤＳ データが書込みに対して有効である ことを表示し、スレーブが 読込みに対しデータを駆動しなければ ならないことを表示する 入／出力 停止 ＨＡＬＴ 異常な状況によってＣＰＵが 停止していることを表示する 入／出力 読込み／書込み ＷＲＩ ＴＥ ババス、マスクに関連して読込みまたは書込みとしてバ
ス周期を決定する 入／出力転送サイズ
５ＩＺＯ〜５ＩＺＩ単１または 多重バイトの転送を表示する 入／出力自動ベ
クトル ＡＶＥＣ 割込み承認周期期間中自動ベクトル が使用されるべきことを特定する バス・ロック Ｂ ＬＣＫ 分割不能なバス周期を表示する 入／出力 入／出力 バス・エラー ＢＥＲＲ 有効な応答が受信されなけれ ばバス・サイクルを終了させる 入／出力 リセット ＥＳＥＴ システムのリセット 外部システムクロック ＣＬＫ 外部システム・クロックー− バス・クロック 入／出力 出力 水晶発振器 ＥＸＴＡＬ、ＸＴＡＬ外部発振
器またはクロック回路の 接続用ビン 入／出力外部Ｐ
波コンデンサ ＸＦＣ 内部クロック回路に 外部Ｐ波コンデンサを接続可能にする 出力試験モード
の動作 および３状態の制御 ＴＳＴＭＥ／ＴＳＣ試験モード
を動作させるまたは 出力ドライバを３状態にする 入力クロックモ
ードの選択 ＭＯＤＣＫ システム・クロック供給源を選択する 入力シンセサイ
ザ電源 ＶＤＤ８ＹＮ 内部クロック・シンセサイザに 電源を供給する 入力 主電源 ｖＤＤ チップに電源を供給する 入力 休止 ＦＲＺ／ＱＵＯＴ背景モードに
入る承認を行い試験モードにおいて係数ビットを出力す
る 出力上記で＊印によって示されたビン、アド
レス・ビンＡＩ９〜Ａ２３、機能コード・ビンＦＣＯ〜
ＦＣ２、バス要求ビンＢＲ、バス許可ビンＢＧ、および
バス許可認識ビンＢＧＡＣＫは、またプログラム可能な
チップ選択ビンとして使用可能である。マイクロコンピ
ュータ１０のこの機能は、本発明の理解とは無関係であ
る。信号の方向は、マイクロコンピュータ１０に関して
記載されている。
３１Ｍ１６の機能の中には、ＣＰＵＩＩによって開始さ
れるバス周期がいつマイクロコンピュータ１０の外部装
置に向けられるか決定する機能がある。これは、３１Ｍ
１６が外部バスで適当なバス周期を実行し、また内部バ
ス周期と外部バス周期との間を仲介する場合に相当する
。さらに、３１Ｍ１６は、外部バスを介してマイクロコ
ンピュータ１０の内部モジュールに向けられる内部バス
周期を表示する能力を有する。この機能は、特にデバッ
グおよび開発目的に有用である。
れるバス周期がいつマイクロコンピュータ１０の外部装
置に向けられるか決定する機能がある。これは、３１Ｍ
１６が外部バスで適当なバス周期を実行し、また内部バ
ス周期と外部バス周期との間を仲介する場合に相当する
。さらに、３１Ｍ１６は、外部バスを介してマイクロコ
ンピュータ１０の内部モジュールに向けられる内部バス
周期を表示する能力を有する。この機能は、特にデバッ
グおよび開発目的に有用である。
第２図は、非常に簡略化した形で、第１図のＣＰＵＩＩ
の内部構造を示す、基本的には、ＣＰＵ１１は、マイク
ロマシン２０、実行ユニット２１．１組のレジスタ２２
およびバス・インタフェース２３を備えている。マイク
ロマシン２０は、インタフェース２３および実行ユニッ
ト２１と双方向で接続される。レジスタ２２および実行
ユニット２１は、ここでは示されていない内部バス等に
よって互いに接続される。実行ユニット２１は、またイ
ンタフェース２３にも双方向で接続される。
の内部構造を示す、基本的には、ＣＰＵ１１は、マイク
ロマシン２０、実行ユニット２１．１組のレジスタ２２
およびバス・インタフェース２３を備えている。マイク
ロマシン２０は、インタフェース２３および実行ユニッ
ト２１と双方向で接続される。レジスタ２２および実行
ユニット２１は、ここでは示されていない内部バス等に
よって互いに接続される。実行ユニット２１は、またイ
ンタフェース２３にも双方向で接続される。
インタフェース２３は、ＩＭＢ１２を構成するアドレス
、データ、および制御信号に接続される。
、データ、および制御信号に接続される。
マイクロマシン２０は、命令が実行されるシーケンスを
決定すること、命令がメモリ（メモリ・モジュール１４
または外部メモリいずれか）から呼び出された後インタ
フェース２３からこの命令を受信すること、インタフェ
ース２３に命令の呼出しおよびオペランドの読出しまた
は書込み周期（サイクル）を行うよう命令すること、お
よび実行ユニット２１を制御する場合に使用するために
命令を複数の制御信号に復号することを担当する。
決定すること、命令がメモリ（メモリ・モジュール１４
または外部メモリいずれか）から呼び出された後インタ
フェース２３からこの命令を受信すること、インタフェ
ース２３に命令の呼出しおよびオペランドの読出しまた
は書込み周期（サイクル）を行うよう命令すること、お
よび実行ユニット２１を制御する場合に使用するために
命令を複数の制御信号に復号することを担当する。
マイクロマシン２０の命令シーケンスの機能の一部とし
て、これは例外処理を行い、これにはＩＭＢ１２からイ
ンタフェース２３を介して受信される割り込み要求を承
認するか否かを決定する機能が含まれる。実行ユニット
２２は、マイクロマシン２ｏによって受信された命令の
中に符号化された論理、演算および他の機能の実際の実
行を担当する。レジスタ２２は、実行ユニット２１に対
する種々の入力および実行ユニット２１の動作結果を記
憶する。ＩＭＢインタフェース２３は、ＩＭＢ１２に対
するマスター専用インタフェースである。すなわち、Ｉ
ＭＢインタフェース２３はＩＭＢ１２の読出しおよび書
込み周期を開始でき、他のマスターがこの周期を開始す
ることを可能にするが、他のバス・マスターによって開
始された１ＭＢ１２の読出しまたは書込み周期のいずれ
にも応答することはできない。
て、これは例外処理を行い、これにはＩＭＢ１２からイ
ンタフェース２３を介して受信される割り込み要求を承
認するか否かを決定する機能が含まれる。実行ユニット
２２は、マイクロマシン２ｏによって受信された命令の
中に符号化された論理、演算および他の機能の実際の実
行を担当する。レジスタ２２は、実行ユニット２１に対
する種々の入力および実行ユニット２１の動作結果を記
憶する。ＩＭＢインタフェース２３は、ＩＭＢ１２に対
するマスター専用インタフェースである。すなわち、Ｉ
ＭＢインタフェース２３はＩＭＢ１２の読出しおよび書
込み周期を開始でき、他のマスターがこの周期を開始す
ることを可能にするが、他のバス・マスターによって開
始された１ＭＢ１２の読出しまたは書込み周期のいずれ
にも応答することはできない。
次に、第３図は、第２図に示すレジスタ２２を詳細に示
す、レジスタ２２は、ＤＯ〜Ｄ７と称する８つの３２ビ
ツトのデータ・レジスタ、ＡＯ〜Ａ６と称する７つの３
２ビツトのアドレス・レジスタ、ＵＳＰ （ユーザ用ス
タック・ポインタ）およびｓｓｐ ＜管理者用スタック
・ポインタ）とそれぞれ称する２つのスタック・ポイン
タ、ＰＣと称する１つの３２ビツトのプログラム・カウ
ンタ、ＳＲと称する１つの１６ビツトのスティタス・レ
ジスタ、ＳＦＣ（ソース機能コード用）およびＤＦＣ（
行き光用機能コード用）とそれぞれ称する２つの３ビツ
トの機能コード・レジスタ、およびＶＢＲと称する１つ
の３２ビツトのベクトル・ベース・レジスタ、を具備す
る。これらの２つのスタック・ポインターは、それぞれ
記号Ａ７およびＡ７’で交互に参照される。
す、レジスタ２２は、ＤＯ〜Ｄ７と称する８つの３２ビ
ツトのデータ・レジスタ、ＡＯ〜Ａ６と称する７つの３
２ビツトのアドレス・レジスタ、ＵＳＰ （ユーザ用ス
タック・ポインタ）およびｓｓｐ ＜管理者用スタック
・ポインタ）とそれぞれ称する２つのスタック・ポイン
タ、ＰＣと称する１つの３２ビツトのプログラム・カウ
ンタ、ＳＲと称する１つの１６ビツトのスティタス・レ
ジスタ、ＳＦＣ（ソース機能コード用）およびＤＦＣ（
行き光用機能コード用）とそれぞれ称する２つの３ビツ
トの機能コード・レジスタ、およびＶＢＲと称する１つ
の３２ビツトのベクトル・ベース・レジスタ、を具備す
る。これらの２つのスタック・ポインターは、それぞれ
記号Ａ７およびＡ７’で交互に参照される。
また、レジスタ２２は、ＣＰＵＩ １のプログラマ用モ
デルと称するものを備えている。ここで図示するプログ
ラマ用モデルは、テキサス州オースティンにあるモトロ
ーラ社から供給されるマイクロプロセッサの６８０００
フアミリーのマイクロプロセッサの全ての使用者にとっ
て周知のものである。
デルと称するものを備えている。ここで図示するプログ
ラマ用モデルは、テキサス州オースティンにあるモトロ
ーラ社から供給されるマイクロプロセッサの６８０００
フアミリーのマイクロプロセッサの全ての使用者にとっ
て周知のものである。
本発明の目的のためには、スティタス・レジスタＳＲの
８〜１０ビツトのみが特に関連している。
８〜１０ビツトのみが特に関連している。
ＩＯ１■１および■２とそれぞれ称するこれらのビット
は、割り込みマスクを備えている。これらの３つのビッ
トは、８つの異なった割り込みマスクの設定に符号化で
き、優先化した割り込み承認機構の実行に関与する。基
本的に、全ての割り込みソースは、内部であれ外部であ
れ、自分の現在の割り込み優先順位（レベル）の設定を
割り込み要求の肯定と関連してＣＰＵＩＩに明らかにし
なくてはならない、もし要求している割り込みソースが
、スティタス・レジスタの８ないし１０ビツト中で符号
化されている現在のマスク値よりも高い優先順位に設定
されていれば、この割り込みは承認される。もし優先順
位の値がマスクの値と等しいか、またはこれ以下の場合
（レベル７の割り込みの場合を除く） この割り込みは承認されない、以下の表３は、割り込み
マスクの符号化計画を示す。
は、割り込みマスクを備えている。これらの３つのビッ
トは、８つの異なった割り込みマスクの設定に符号化で
き、優先化した割り込み承認機構の実行に関与する。基
本的に、全ての割り込みソースは、内部であれ外部であ
れ、自分の現在の割り込み優先順位（レベル）の設定を
割り込み要求の肯定と関連してＣＰＵＩＩに明らかにし
なくてはならない、もし要求している割り込みソースが
、スティタス・レジスタの８ないし１０ビツト中で符号
化されている現在のマスク値よりも高い優先順位に設定
されていれば、この割り込みは承認される。もし優先順
位の値がマスクの値と等しいか、またはこれ以下の場合
（レベル７の割り込みの場合を除く） この割り込みは承認されない、以下の表３は、割り込み
マスクの符号化計画を示す。
表 ３
割り込みマスクの符号化
マスク・ビット マスクされた割り
上ｌ 上ユ １旦 込ｍ旦盈−
〇 〇 〇 無し
１ １ １ ０−に
の割り込み要求の優先順位は、７つの割り込み要求線Ｉ
ＲＱＩないしＩＲＱ７のレベルによって決定される。優
先順位設定７を有する割り込みソースは、割り込み要求
を発生するためにＩＲＱ７を使用し、優先順位設定６を
有する割り込みソースは、割り込み要求を発生するため
にＩＲＱ６を使用する等である４ 通常の動作状態では、すべての割り込み要求はＣＰＵＩ
Ｉに通知される。ＣＰＵＩ １の内部の割り込みロジッ
クは、各割り込み要求の優先順位をそれの現在のマスク
設定と比較し、もし適当であれば、例外処理シーケンス
を開始する。
ＲＱＩないしＩＲＱ７のレベルによって決定される。優
先順位設定７を有する割り込みソースは、割り込み要求
を発生するためにＩＲＱ７を使用し、優先順位設定６を
有する割り込みソースは、割り込み要求を発生するため
にＩＲＱ６を使用する等である４ 通常の動作状態では、すべての割り込み要求はＣＰＵＩ
Ｉに通知される。ＣＰＵＩ １の内部の割り込みロジッ
クは、各割り込み要求の優先順位をそれの現在のマスク
設定と比較し、もし適当であれば、例外処理シーケンス
を開始する。
１ＭＢ１２の通常の読出しおよび書込み周期は、第４図
を参照して説明され、この図はこれらの周期を示すタイ
ミング・チャートである０図示の信号は１ＭＢ１２の信
号である。外部バスに規定された信号は、基本的にはこ
こに説明したものと同様である。１ＭＢ１２の基本的な
内′部続出しおよび書込み周期（すなわち、マイクロコ
ンピュータ１０の内部モジュールの１つに向けられたサ
イクル）は、それぞれＣＬＯＣＫの全２周期に渡って、
すなわちマスク・システム・クロック信号で発生する。
を参照して説明され、この図はこれらの周期を示すタイ
ミング・チャートである０図示の信号は１ＭＢ１２の信
号である。外部バスに規定された信号は、基本的にはこ
こに説明したものと同様である。１ＭＢ１２の基本的な
内′部続出しおよび書込み周期（すなわち、マイクロコ
ンピュータ１０の内部モジュールの１つに向けられたサ
イクル）は、それぞれＣＬＯＣＫの全２周期に渡って、
すなわちマスク・システム・クロック信号で発生する。
基本的なバス周期の間に発生するこれらのＣＬＯＣＫの
４つの相、すなわち合い印は、工ないし４と番号がつけ
られ、バス周期の４つの状態に対応する。
４つの相、すなわち合い印は、工ないし４と番号がつけ
られ、バス周期の４つの状態に対応する。
内部読出し周期は、状態４の期間にＣＹＳの肯定と共に
開始される。バス・マスクはまたこの時点で、ＷＲＩＴ
Ｅを否定するとともにアドレスおよび機能コードを駆動
する。この期間に、ＩＭＢ１２はＡｓ、ＡＡＣＫ、およ
びＤＴＡＣＫを予めチャージする。
開始される。バス・マスクはまたこの時点で、ＷＲＩＴ
Ｅを否定するとともにアドレスおよび機能コードを駆動
する。この期間に、ＩＭＢ１２はＡｓ、ＡＡＣＫ、およ
びＤＴＡＣＫを予めチャージする。
次のクロック相、すなわち状￥！に１の期間に、このバ
ス・マスクはＡｓを肯定し、この周期に対応するスレー
ブはＡＡＣＫを肯定する。また、ＩＭＢ１２は、状Ｂ１
の期間にデータ線およびＤＳを予めチャージする。状態
２の始めにおいて、バス・マスクはＤＳを肯定する。ス
レーブは状態２が始まるのと同時に、初期にデータ線の
駆動を開始してもよい。
ス・マスクはＡｓを肯定し、この周期に対応するスレー
ブはＡＡＣＫを肯定する。また、ＩＭＢ１２は、状Ｂ１
の期間にデータ線およびＤＳを予めチャージする。状態
２の始めにおいて、バス・マスクはＤＳを肯定する。ス
レーブは状態２が始まるのと同時に、初期にデータ線の
駆動を開始してもよい。
スレーブは、状態３の期間中にＤＴＡＣＫまたは適切な
エラー信号を肯定することによってバス周期に対応しな
ければならない、マスターは状態３の終了時にＤＴＡＣ
Ｋおよびエラー信号をサンプリングし、もしいずれも肯
定されていない場合、マスターは待機状ｆｉ（３で示す
）を挿入し、この後再びＤＴＡＣＫおよびエラー信号を
サンプリングするために状態３に戻る。
エラー信号を肯定することによってバス周期に対応しな
ければならない、マスターは状態３の終了時にＤＴＡＣ
Ｋおよびエラー信号をサンプリングし、もしいずれも肯
定されていない場合、マスターは待機状ｆｉ（３で示す
）を挿入し、この後再びＤＴＡＣＫおよびエラー信号を
サンプリングするために状態３に戻る。
状態４の開始までに、このスレーブはデータ線の駆動を
開始していなくてはならず、ＤＴＡＣＫの肯定を中止す
る。これで基本的な内部読込み周期を完了する。
開始していなくてはならず、ＤＴＡＣＫの肯定を中止す
る。これで基本的な内部読込み周期を完了する。
基本的な内部書込み周期は、上記の周期に類似している
が、ＷＲＩＴＥは状態４で肯定されバス・マスターは状
態２の始まりにデータを駆動する点が異なる。これ以外
は、書込み周期は読出し周期と同一である。
が、ＷＲＩＴＥは状態４で肯定されバス・マスターは状
態２の始まりにデータを駆動する点が異なる。これ以外
は、書込み周期は読出し周期と同一である。
基本的な外部読出しおよび書込み周期は、基本的に対応
する内部周期と同様であるが、各周期における待機状Ｂ
（３＊状態）の挿入は異なる。この挿入は、より遅い外
部バスが自分の周期を完了する間におけるＩＭＢ周期の
終了を「防ぐ」ために８１Ｍ１６によって行われる。こ
の外部バスは５つの基本的な周期状態を有する。
する内部周期と同様であるが、各周期における待機状Ｂ
（３＊状態）の挿入は異なる。この挿入は、より遅い外
部バスが自分の周期を完了する間におけるＩＭＢ周期の
終了を「防ぐ」ために８１Ｍ１６によって行われる。こ
の外部バスは５つの基本的な周期状態を有する。
低電力モードはマイクロコンピュータ１０用に決定され
、これはＣＰＵＩＩによる特定の命令ＬＰＳＴＯＰの実
行によって開始される。この命令は、３つのワード（合
計４８ビツト）を有する。
、これはＣＰＵＩＩによる特定の命令ＬＰＳＴＯＰの実
行によって開始される。この命令は、３つのワード（合
計４８ビツト）を有する。
最初の２つのワードは、ＬＰＳＴＯＰ命令くオプコード
）を確認する特定のビットを有し、第３のワードは直接
の（ｉｍｍｅｄｉａｔｅ）データを有する。ＬＰＳＴＯ
Ｐ命令が受信されマイクロ・マシン２０（第２図）によ
って復号された場合、多数の制御信号が発生され、これ
らは実行ユニット２１およびバス・インタフェイス２３
にある種のタスクを実行させる。第１に、１つまたはそ
れ以上の制御信号が発生され、これによって実行ユニッ
ト２１はＬＰＳＴＯＰ命令の直接のデータ部分をスティ
タス・レジスタＳＲに載置する。これは割り込みマスク
・ビット（スティタス・レジスタにおける他の制御およ
び条件コード・ビットと共に）を直接のデータ領域で示
される値に再設定する効果がある０次に、１つまたはそ
れ以上の制御信号が発生されると、プログラム・カウン
タがインクリメントされ、次に取り出す命令の位置を示
すようにされる。最後に、１つまたはそれ以上の制御信
号が発生されると、これによって、バス・インタフェイ
ス２３が特別のバス周期、すなわちＬＰＳＴＯＰ周期を
実行する。
）を確認する特定のビットを有し、第３のワードは直接
の（ｉｍｍｅｄｉａｔｅ）データを有する。ＬＰＳＴＯ
Ｐ命令が受信されマイクロ・マシン２０（第２図）によ
って復号された場合、多数の制御信号が発生され、これ
らは実行ユニット２１およびバス・インタフェイス２３
にある種のタスクを実行させる。第１に、１つまたはそ
れ以上の制御信号が発生され、これによって実行ユニッ
ト２１はＬＰＳＴＯＰ命令の直接のデータ部分をスティ
タス・レジスタＳＲに載置する。これは割り込みマスク
・ビット（スティタス・レジスタにおける他の制御およ
び条件コード・ビットと共に）を直接のデータ領域で示
される値に再設定する効果がある０次に、１つまたはそ
れ以上の制御信号が発生されると、プログラム・カウン
タがインクリメントされ、次に取り出す命令の位置を示
すようにされる。最後に、１つまたはそれ以上の制御信
号が発生されると、これによって、バス・インタフェイ
ス２３が特別のバス周期、すなわちＬＰＳＴＯＰ周期を
実行する。
このＬＰＳＴＯＰ周期は、基本的には、上述のような通
常の内部書込み周期である。ＬＰＳＴＯＰ周期は、機能
コード信号（ＦＣＯないしＦｅ２）とある種のアドレス
信号（Ａ１６ないしＡ１９）の値によって他の書込み周
期と異なることが識別される。
常の内部書込み周期である。ＬＰＳＴＯＰ周期は、機能
コード信号（ＦＣＯないしＦｅ２）とある種のアドレス
信号（Ａ１６ないしＡ１９）の値によって他の書込み周
期と異なることが識別される。
この機能コード信号は、ＣＰＵＩ １によって開始され
る各読出しまたは書込み周期を幾つかの可能なアドレス
空間の１つにアドレスされるものとして識別する。これ
らの種々のアドレス空間および機能コード信号の符号化
されたものは表４に示される。
る各読出しまたは書込み周期を幾つかの可能なアドレス
空間の１つにアドレスされるものとして識別する。これ
らの種々のアドレス空間および機能コード信号の符号化
されたものは表４に示される。
表 ４
機能コードの割当
り立ユ ＦＣＩ Ｆ立ユ ニ丘にス旦貝０ ０
０ 未決定 ００１ ユーザ・データ ０ １ ０ ユーザ・プログラム０ １
１ 未決定 １００ 未決定 １ ０ １ 管理者データ １ １ ０ 管理者プログラムｉ ｉ
ｉ ｃｐｔｒＬＰＳＴＯＰ周期の場合、機
能コード信号は、すべて１に等しく、これをＣＰＵスペ
ース周期とする。他に幾つかのＣＰＵスペース周期（例
えば、区切り点および割り込み承認）があり、したがっ
てアドレス線Ａ１６ないしＡ１９は、ＣＰＵスペース周
期を相互に識別するために使用される。ＬＰＳＴＯＰ周
期の場合、Ａ１９およびＡ１８は０に等しく、Ａ１６お
よびＡ１７は１に等しい。
０ 未決定 ００１ ユーザ・データ ０ １ ０ ユーザ・プログラム０ １
１ 未決定 １００ 未決定 １ ０ １ 管理者データ １ １ ０ 管理者プログラムｉ ｉ
ｉ ｃｐｔｒＬＰＳＴＯＰ周期の場合、機
能コード信号は、すべて１に等しく、これをＣＰＵスペ
ース周期とする。他に幾つかのＣＰＵスペース周期（例
えば、区切り点および割り込み承認）があり、したがっ
てアドレス線Ａ１６ないしＡ１９は、ＣＰＵスペース周
期を相互に識別するために使用される。ＬＰＳＴＯＰ周
期の場合、Ａ１９およびＡ１８は０に等しく、Ａ１６お
よびＡ１７は１に等しい。
このＬＰＳＴＯＰ周期は特別のレジスタ・アクセス周期
の１例である。すべての特別なレジスタ・アクセス周期
は上述の機能コードおよびＡ１６ないしＡｌ１の符号化
したものを有する。下位の１６のアドレス信号は、いず
れの特別のレジスタがアクセスされているかを示す、こ
の好適な実施例では、実施された特別のレジスタは３１
Ｍ１６における割り込みマスク・レジスタのみであり、
これはＬＰＳＴＯＰ周期の目的地である。一般に、アド
レス信号ＡＩ２ないしＡ１５はチップを識別し、信号Ａ
８ないしＡｌｌはモジュールを識別し、およびＡＯない
しＡ７は特別のレジスタ・アクセス周期の標的である特
別のレジスタを識別する。
の１例である。すべての特別なレジスタ・アクセス周期
は上述の機能コードおよびＡ１６ないしＡｌ１の符号化
したものを有する。下位の１６のアドレス信号は、いず
れの特別のレジスタがアクセスされているかを示す、こ
の好適な実施例では、実施された特別のレジスタは３１
Ｍ１６における割り込みマスク・レジスタのみであり、
これはＬＰＳＴＯＰ周期の目的地である。一般に、アド
レス信号ＡＩ２ないしＡ１５はチップを識別し、信号Ａ
８ないしＡｌｌはモジュールを識別し、およびＡＯない
しＡ７は特別のレジスタ・アクセス周期の標的である特
別のレジスタを識別する。
この好適な実施例では、信号ＡＯないしＡ１５はＬＰＳ
ＴＯＰ周期の場合すべて１に等しい。
ＴＯＰ周期の場合すべて１に等しい。
データ・バスの下位の３つの線（ＤＡＴＡＯないしＤＡ
ＴＡ２）は、ＬＰＳＴＯＰ周期の間スティタス・レジス
タ（ＩＯ〜Ｉ２）のビット８ないし１０と通信を行うた
めに使用される。ＳＩＭＩ６は自己の割り込みマスク・
レジスタ中に割り込みマスク・ビットを記憶することに
よってＬＰＳＴＯＰ周期に応答する。
ＴＡ２）は、ＬＰＳＴＯＰ周期の間スティタス・レジス
タ（ＩＯ〜Ｉ２）のビット８ないし１０と通信を行うた
めに使用される。ＳＩＭＩ６は自己の割り込みマスク・
レジスタ中に割り込みマスク・ビットを記憶することに
よってＬＰＳＴＯＰ周期に応答する。
ＬＰＳＴＯＰ周期は、主として内部モジュールに低電力
モードの入力が差し迫っていることを告知し、かつ３１
Ｍ１６に割り込みマスク・ビットを運信しようとするも
のである。しかし、マイクロコンピュータ１０の外部装
置もまた低電力モードの到来を告知される必要のある可
能性がある。
モードの入力が差し迫っていることを告知し、かつ３１
Ｍ１６に割り込みマスク・ビットを運信しようとするも
のである。しかし、マイクロコンピュータ１０の外部装
置もまた低電力モードの到来を告知される必要のある可
能性がある。
したがって、ＬＰＳＴＯＰ周期が実行中の場合、もし外
部バスが外部バス・マスクに制御されていなければ、Ｌ
ＰＳＴＯＰ周期は、３１Ｍ１６によって外部バスで実行
され、その結果、もし必要なら、外部装置は低電力モー
ド対して準備を行うことが可能である。
部バスが外部バス・マスクに制御されていなければ、Ｌ
ＰＳＴＯＰ周期は、３１Ｍ１６によって外部バスで実行
され、その結果、もし必要なら、外部装置は低電力モー
ド対して準備を行うことが可能である。
割り込みマスク・ビットの記憶以外に、３１Ｍ１６はＩ
ＭＢクロ・ｙり信号、ＣＬＯＣＫを停止させることによ
ってＬＰＳＴＯＰ周期に対応する。
ＭＢクロ・ｙり信号、ＣＬＯＣＫを停止させることによ
ってＬＰＳＴＯＰ周期に対応する。
ＣＰｔＪｌｌおよびマイクロコンピュータ１０の池の全
ての内部モジュールは、ＣＬＯＣＫを基本的な内部タイ
ミングの唯一のソースとして使用する。
ての内部モジュールは、ＣＬＯＣＫを基本的な内部タイ
ミングの唯一のソースとして使用する。
したがって、ＣＬＯＣＲが停止した場合、これら全ての
モジュールもまた停止する。これは電力消費を大巾に削
減する。３１Ｍ１６は自分口片で使用するためにクロッ
ク信号を引き続き発生し、低電力モードの間も「覚醒し
た」状態を保持する。
モジュールもまた停止する。これは電力消費を大巾に削
減する。３１Ｍ１６は自分口片で使用するためにクロッ
ク信号を引き続き発生し、低電力モードの間も「覚醒し
た」状態を保持する。
低電力モードの期間、外部から供給されるクロック信号
ＣＬＫは、ｃｐｕｉｉに制御されて８１Ｍ１６内に設定
される制御ビットの状態によって、停止してもしなくて
もよい。
ＣＬＫは、ｃｐｕｉｉに制御されて８１Ｍ１６内に設定
される制御ビットの状態によって、停止してもしなくて
もよい。
低電力モードを終了させることのできる事象はリセット
（予め決められた期間りになっているＲＥＳＥＴビンを
有する外部装ｆｆ）およびＳＩＭＩ６の割り込みマスク
・レジスタに記憶された割り込みマスク・ビットによっ
てマスクされない程度に十分な高さのある優先ｊａ位を
有する割り込みである。ＳＩＭ１６以外のの内部モジュ
ールは全て低電力モードの期間は停止されるので、いず
れのモジュールも低電力状態を終了させる割り込み信号
を発生できない、しかし、３１Ｍ１６自身は割り込みを
発生することのできるある種のモニター（例えば、ウォ
ッチドッグ・タイマ、周期的割り込み回路等）を有し、
ＳＩＭ１６は低電力モードの期間能動状態にあるので、
低電力モードを終了させる割り込みがマイクロコンピュ
ータ１０内で発生することが可能である。上述の特定の
実施例の場合、ＳＩＭ１６内の割り込みソースの中で、
周期的割り込み回路のみが低電力モードの期間中能動状
態にある。勿論、外部回路が割り込みのソースになるこ
ともまた可能である。
（予め決められた期間りになっているＲＥＳＥＴビンを
有する外部装ｆｆ）およびＳＩＭＩ６の割り込みマスク
・レジスタに記憶された割り込みマスク・ビットによっ
てマスクされない程度に十分な高さのある優先ｊａ位を
有する割り込みである。ＳＩＭ１６以外のの内部モジュ
ールは全て低電力モードの期間は停止されるので、いず
れのモジュールも低電力状態を終了させる割り込み信号
を発生できない、しかし、３１Ｍ１６自身は割り込みを
発生することのできるある種のモニター（例えば、ウォ
ッチドッグ・タイマ、周期的割り込み回路等）を有し、
ＳＩＭ１６は低電力モードの期間能動状態にあるので、
低電力モードを終了させる割り込みがマイクロコンピュ
ータ１０内で発生することが可能である。上述の特定の
実施例の場合、ＳＩＭ１６内の割り込みソースの中で、
周期的割り込み回路のみが低電力モードの期間中能動状
態にある。勿論、外部回路が割り込みのソースになるこ
ともまた可能である。
動作が低電力モードの間、ＳＩＭ１６は単にリセットま
たは割り込み事象いずれかを待つだけである。いずれの
リセット事象でもＳＩＭ１６はＣＬＯＣＫ信号を再発生
し、ＭＳＲ８Ｔ信号を青信号て、通常のプログラムの実
行を再開する。ＬＰＳＴＯＰ周期によってＳＩＭ１６へ
通された割り込みマスク・ビットによってマスクされる
レベルを超えるのに十分なだけ高い優先順位を有する割
り込み事象ならいずれでも、低電力モードからの離脱を
可能にする０割り込みの場合は、ＳＩＭＩ６ Ｇ、ｔ
ＣＬ ＯＣＫを再発生し、１ＭＢ１２のＩＲＱ工ないし
ＩＲＱ７線でＣＰＵＩＩへ割り込み要求を引き渡す、Ｃ
ＰＵＩＩは、他のこのようないずれの要求に対すると同
様、この割り込み要求に応答して適切な例外処理ルーチ
ンを実行し、低電力モードを開始したＬＰＳＴＯＰ命令
に続く命令による通常のプログラム実行に戻る。
たは割り込み事象いずれかを待つだけである。いずれの
リセット事象でもＳＩＭ１６はＣＬＯＣＫ信号を再発生
し、ＭＳＲ８Ｔ信号を青信号て、通常のプログラムの実
行を再開する。ＬＰＳＴＯＰ周期によってＳＩＭ１６へ
通された割り込みマスク・ビットによってマスクされる
レベルを超えるのに十分なだけ高い優先順位を有する割
り込み事象ならいずれでも、低電力モードからの離脱を
可能にする０割り込みの場合は、ＳＩＭＩ６ Ｇ、ｔ
ＣＬ ＯＣＫを再発生し、１ＭＢ１２のＩＲＱ工ないし
ＩＲＱ７線でＣＰＵＩＩへ割り込み要求を引き渡す、Ｃ
ＰＵＩＩは、他のこのようないずれの要求に対すると同
様、この割り込み要求に応答して適切な例外処理ルーチ
ンを実行し、低電力モードを開始したＬＰＳＴＯＰ命令
に続く命令による通常のプログラム実行に戻る。
ＬＰＳＴＯＰ命令の実行に続く電力が低下した状態の期
間以外は、ＳＩＭ１６内の割り込みマスク・レジスタは
無視される。内部で発生された全ての割り込みは、１Ｍ
Ｂ１２を介して直接ＣＰＵ１１に送られる。ＣＰＵＩＩ
は、割り込み信号が承認されるか否か決定するのに必要
な比較を行う。
間以外は、ＳＩＭ１６内の割り込みマスク・レジスタは
無視される。内部で発生された全ての割り込みは、１Ｍ
Ｂ１２を介して直接ＣＰＵ１１に送られる。ＣＰＵＩＩ
は、割り込み信号が承認されるか否か決定するのに必要
な比較を行う。
外部で発生された全ての割り込みは、ＳＩＭ１６によっ
て外部バス割り込み線から直接ＩＭＢ１２の割り込み線
に無条件で送られる。
て外部バス割り込み線から直接ＩＭＢ１２の割り込み線
に無条件で送られる。
低電力モード終了論理をＣＰＵの通常のリセットおよび
割り込み論理から切り離すと、低電力モードの期間ＣＰ
Ｕを完全に停止させることができ、したがってかなりの
電力を節約する。システム統合モジュールに別個にマス
クレベルの比較を行なわせることによって、低い優先順
位の割り込みが完全に無視され、比較を行うためＣＰＵ
を「覚醒」させる必要性をなくする。本発明は、割り込
みマスクの設定が低電力モードからの離脱の重大な決定
要因であるこのような態勢に限定されるものではない。
割り込み論理から切り離すと、低電力モードの期間ＣＰ
Ｕを完全に停止させることができ、したがってかなりの
電力を節約する。システム統合モジュールに別個にマス
クレベルの比較を行なわせることによって、低い優先順
位の割り込みが完全に無視され、比較を行うためＣＰＵ
を「覚醒」させる必要性をなくする。本発明は、割り込
みマスクの設定が低電力モードからの離脱の重大な決定
要因であるこのような態勢に限定されるものではない。
これは、中央処理装置が通常行う他の条件付きの評価で
もよいが、低電力モードの動作期間にシステムのいずれ
か他の部分で好適に行われる。さらに、上述のＬＰＳＴ
ＯＰ周期の詳細は、本発明の機能にとって重要ではない
、それにより低電力モードからの離脱が中央処理装置か
ら低電力状態の期間能動状態にあるシステムのある部分
へ資格付けられるいずれの通信手段でら開示したＬＰＳ
ＴＯＰバス・サイクルにとって代わることができる。
もよいが、低電力モードの動作期間にシステムのいずれ
か他の部分で好適に行われる。さらに、上述のＬＰＳＴ
ＯＰ周期の詳細は、本発明の機能にとって重要ではない
、それにより低電力モードからの離脱が中央処理装置か
ら低電力状態の期間能動状態にあるシステムのある部分
へ資格付けられるいずれの通信手段でら開示したＬＰＳ
ＴＯＰバス・サイクルにとって代わることができる。
本発明は特定の実施例を参照して示され説明されてきた
が、開示された実施例の種々の変形が可能であり、これ
らは本発明の精神と範囲を逸脱することのないことを当
業者は理解する０例えば、本発明はあるモジュールを備
えたマイクロコンピュータの関係において開示されたが
、これらのモジュールはいずれも異なった機能性を有す
る他のモジュールと置き換えてもよい、さらに、この好
適な発明の中央処理装置はマイクロコード化された機械
であるが、本発明は、ハードワイヤ式装置でら容易に実
行可能である。さらに、上述の特定の実施例は、クロッ
ク信号のソースにおいてこれらの信号の発生を停止させ
ることによってクロック信号の停止を実行する。他の実
施例では、低電力モード期間中クロック信号の発生およ
び分配を継続すると共にまたＬＰＳＴＯＰ制御信号も発
生し、これは全ての内部モジュールへ分配されるものと
することができる。各モジュールにおいて、論理回路は
、クロック信号を阻止することによってモジュールを停
止させること、またはクロック信号を阻止しないことに
よってモジュールを低電力モード期間中も動作させ続け
ることによって、ＬＰＳＴＯＰ制御信号に応答する。こ
の他の実施例は、低電力モード期間中電力消費を増加さ
せるが、低電力モード期間中に幾つかのモジュールに動
作を継続させることによって柔軟性が高くなる。
が、開示された実施例の種々の変形が可能であり、これ
らは本発明の精神と範囲を逸脱することのないことを当
業者は理解する０例えば、本発明はあるモジュールを備
えたマイクロコンピュータの関係において開示されたが
、これらのモジュールはいずれも異なった機能性を有す
る他のモジュールと置き換えてもよい、さらに、この好
適な発明の中央処理装置はマイクロコード化された機械
であるが、本発明は、ハードワイヤ式装置でら容易に実
行可能である。さらに、上述の特定の実施例は、クロッ
ク信号のソースにおいてこれらの信号の発生を停止させ
ることによってクロック信号の停止を実行する。他の実
施例では、低電力モード期間中クロック信号の発生およ
び分配を継続すると共にまたＬＰＳＴＯＰ制御信号も発
生し、これは全ての内部モジュールへ分配されるものと
することができる。各モジュールにおいて、論理回路は
、クロック信号を阻止することによってモジュールを停
止させること、またはクロック信号を阻止しないことに
よってモジュールを低電力モード期間中も動作させ続け
ることによって、ＬＰＳＴＯＰ制御信号に応答する。こ
の他の実施例は、低電力モード期間中電力消費を増加さ
せるが、低電力モード期間中に幾つかのモジュールに動
作を継続させることによって柔軟性が高くなる。
第１図は、本発明の特定の実施例による集積回路デジタ
ル計算システムのブロック図である。 第２図は、第１図に示す計算システムの中央処理装置の
ブロック図である。 第３図は、第２図に示す中央処理装置のレジスタのセッ
トを示す説明図である。 第４図は、第２図に示す中央処理装置によって実行され
る幾つかのバスサイクルを示すタイミング・チャートで
ある。 オンボードメモリ、 タイマ・モジュール、 システム統合モジュール（ マイクロ・マシン、 実行ユニット、 レジスタの組、 バス・インターフェース。 ＳＩＭ） 特許出願人 モトローラ・インコーホレーテッド代 理
人 弁理士 池 内 義 明 （主要符号の説明） ・・・マイクロコンピュータ、 ・・・中央処理装置（ＣＰＵ）、 ・・・モジュール間バス（ＩＭＢ）、 ・・・通信インタフェース、 ℃ へ へυ 八 υ ｏｒ＋＋″′＋“０１１＋−一１１“−０１０１“１“
１“１ム トト器 ■ く く く く く く く
ル計算システムのブロック図である。 第２図は、第１図に示す計算システムの中央処理装置の
ブロック図である。 第３図は、第２図に示す中央処理装置のレジスタのセッ
トを示す説明図である。 第４図は、第２図に示す中央処理装置によって実行され
る幾つかのバスサイクルを示すタイミング・チャートで
ある。 オンボードメモリ、 タイマ・モジュール、 システム統合モジュール（ マイクロ・マシン、 実行ユニット、 レジスタの組、 バス・インターフェース。 ＳＩＭ） 特許出願人 モトローラ・インコーホレーテッド代 理
人 弁理士 池 内 義 明 （主要符号の説明） ・・・マイクロコンピュータ、 ・・・中央処理装置（ＣＰＵ）、 ・・・モジュール間バス（ＩＭＢ）、 ・・・通信インタフェース、 ℃ へ へυ 八 υ ｏｒ＋＋″′＋“０１１＋−一１１“−０１０１“１“
１“１ム トト器 ■ く く く く く く く
Claims (1)
- 【特許請求の範囲】 １、クロック信号と同期して命令を実行する手段、通信
バスおよび命令の内の特定の１つの実行に応答してエネ
ルギー消費削減状態に入る準備をするための装置を備え
たデジタル計算システムにおいて、上記のエネルギー消
費削減状態に入る準備をするための装置はさらに： 複数の事象のうちいずれがエネルギー消費削減状態を終
了するかを決定する情報を記憶する記憶手段； 前記特定の１つの命令を復号しこれに応答して制御信号
を発生する命令復号手段；および 命令復号手段と通信バスに接続され、命令復号手段から
制御信号を受け取ると共に通信バスに記憶手段に記憶さ
れた情報を表す信号を載置するバス制御手段； を具備することを特徴とするデジタル計算システム。 ２、前記記憶手段に記憶された情報が割り込みマスクを
有することを特徴とする請求項１記載のデジタル計算シ
ステム。 ３、さらに通信バスに接続され実行手段にクロック信号
を与えるクロック信号付与手段を具備することを特徴と
する請求項１記載のデジタル計算システム。 ４、さらに通信バスに接続され、信号を記憶しかつクロ
ック信号発生手段にクロック信号を実行手段に与えるこ
とを停止させることによって記憶手段に記憶された情報
を表す信号の通信バスへの載置に応答する論理手段を具
備することを特徴とする請求項３記載のデジタル計算シ
ステム。 ５、実行手段は、さらに： 通信バスを介して割り込み要求信号を受信する手段； 受信した割り込み要求信号の各々の優先順位を記憶手段
に記憶された情報と比較する手段；および 比較の結果に基づいて受信した割り込み要求信号を選択
的に承認する手段； を具備することを特徴とする請求項１記載のデジタル計
算システム。 ６、通信バスに接続され実行手段にクロック信号を与え
るクロック信号付与手段；および 通信バスに接続され、信号を記憶しクロック信号発生手
段にクロック信号を実行手段に加えることを停止させる
ことによって、記憶手段に記憶された情報を表す信号の
通信バスへの載置に応答する論理手段； をさらに具備することを特徴とする請求項５記載のデジ
タル計算システム。 ７、論理手段は、さらに： 割り込み要求信号を受信する手段； クロック付与手段が実行手段にクロック信号を与えない
場合のみ、受信した割り込み要求信号の各々の優先順位
を記憶した情報と比較する手段；および 選択的にクロック付与手段に実行手段に対してクロック
信号を再び与えさせ、前記比較の結果に基づいて通信バ
スを介して実行手段に受信した割り込み要求信号を選択
的に与える手段； を具備することを特徴とする請求項６記載のデジタル計
算システム。 ８、クロック信号の受信に応答して動作可能な中央処理
装置を備え、かつ： 命令を実行する第１手段； 割り込み要求信号の優先順位と割り込みマスクとの比較
に応じて割り込み要求信号に選択的に応答する第２手段
； 第１手段に制御されて割り込みマスクを記憶するレジス
タ手段； 中央処理装置に接続された通信バス；および中央処理装
置に接続されこれに対してクロック信号を与えるクロッ
ク信号発生論理手段； を具備し、改良点は： 割込みマスクを表す信号を通信バスに載置し、クロック
信号発生論理手段にクロック信号を中央処理装置に加え
ることを停止させることによって、前記第１手段が命令
の内特定の１つに応答することを特徴とするデジタル計
算システム。 ９、前記改良点が、さらに、 通信バスに接続され、割り込みマスクを表す信号を記憶
する第１論理手段； 第１論理手段に接続され、割り込み要求信号の優先順位
を第１論理手段の内容と比較することによってこの割り
込み要求信号に応答するため、クロック信号発生論理手
段が中央処理装置にクロック信号を与えていない場合の
み能動的である第２論理手段；および 第２論理手段によって実行される比較の結果に基づいて
クロック信号発生論理手段に選択的に再び中央処理装置
に対してクロック信号を与えさせる第３論理手段； を具備し、かつ前記クロック信号発生論理手段が第１、
第２および第３論理手段に継続的にクロック信号を与え
ることを特徴とする請求項８記載のデジタル計算システ
ム。 １０、前記改良点は、さらに前記第１手段がさらにレジ
スタ手段に特定の１つの命令の直接ビット領域を記憶す
ることによって特定の１つの命令に応答することを特徴
とする請求項９記載のデジタル計算システム。 １１、インターモジュール通信バスを備え；中央処理装
置は； 割り込みマスクを記憶する第１割り込みマスク手段； 前記インターモジュール通信バスに接続されたバス制御
装置； 割り込み要求の優先順位と割り込みマスクとの比較に基
づいてインターモジュール通信バスからバス制御装置を
介して受け取った割り込み要求に選択的に応答する第１
割り込み手段；および命令を実行し、バス制御装置に予
め決められた信号および割り込みマスクをインターモジ
ュール通信バスに載置させることによって特定の命令に
応答する実行手段； を具備し、 インターモジュール通信バスに接続された統合モジュー
ルは： インターモジュール通信バスからの予め決められた信号
の受信に応答して、割り込みマスクを記憶する第２割り
込みマスク手段；および インターモジュール通信バスを介して中央処理装置にク
ロック信号を加え、かつインターモジュール通信バスか
らの予め決められた信号と割り込みマスクの受信に応答
して中央処理装置にクロック信号を加えることを停止す
るクロック信号発生手段； を具備することを特徴とする集積回路デジタル計算シス
テム。 １２、統合モジュールは、さらに： 割り込み要求の優先順位と第２割り込みマスク手段に記
憶された割り込みマスクとの比較に基づいて割り込み要
求に選択的に応答する第２割り込み手段； を備え、かつ 前記クロック信号発生手段は第２割り込み手段に応答し
て、中央処理装置にクロック信号を再び与える請求項１
１記載の集積回路デジタル計算システム。 １３、統合モジュールは、さらに： システムを外部バスに接続し、予め決められた信号と割
り込みマスクの受信に応答して予め決められた信号と割
り込みマスクを外部バスに載置する手段を具備する請求
項１１記載の集積回路デジタル計算システム。
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| JP (1) | JP2782367B2 (ja) |
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