JPH02187881A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH02187881A JPH02187881A JP1006841A JP684189A JPH02187881A JP H02187881 A JPH02187881 A JP H02187881A JP 1006841 A JP1006841 A JP 1006841A JP 684189 A JP684189 A JP 684189A JP H02187881 A JPH02187881 A JP H02187881A
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- JP
- Japan
- Prior art keywords
- speed
- memory
- cache
- static ram
- bit
- Prior art date
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- Pending
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- Microcomputers (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、同一チップ内に中央処理装置と主記憶装置
とを内蔵する半導体集積回路に関するものである。
とを内蔵する半導体集積回路に関するものである。
第６図は゛３２ビット・マイクロプロセッサ入門′°（
南宗宏著 ＣＱ出版社）に記載された従来の半導体集積
回路の一例であるモトローラ社の３２ビツトマイクロプ
ロセツサＭＣ６８０２０のブロック図を示したものであ
る。この図において、２はキャッシュ、４はデータバス
、５はアドレスバス、９１はバスコントローラ、９２は
命令ブリフェッチ及デコード、９３はシーケンサ、９４
は制御ユニット、９５は実行ユニット、９６はバス制御
である。
南宗宏著 ＣＱ出版社）に記載された従来の半導体集積
回路の一例であるモトローラ社の３２ビツトマイクロプ
ロセツサＭＣ６８０２０のブロック図を示したものであ
る。この図において、２はキャッシュ、４はデータバス
、５はアドレスバス、９１はバスコントローラ、９２は
命令ブリフェッチ及デコード、９３はシーケンサ、９４
は制御ユニット、９５は実行ユニット、９６はバス制御
である。
ＭＣ６８０２０の動作の概要を次に示す。
まず、命令ブリフェッチ及デコード９２は命令を取り込
むためアドレスをキャッシュ２に送る。
むためアドレスをキャッシュ２に送る。
キャッシュ２は内部に６４ブロツク（２５６バイト）を
内蔵し、命令ブリフェッチ及デコード９２からのアドレ
スの第２ビツトから第７ビツトに従って１ブロツク（４
バイト）を選択する。選択されたブロックのタグ部はア
ドレスの第８ビツトから第３１ビツトまでと比較され、
両者が一致していればキャツシュヒツトとなり、アドレ
スの第１ビツトによって１ブロツク（４バイト）の中か
ら２バイトが選択されて読み出される。読み出された命
令は、命令ブリフェッチ及デコード９２でデコードされ
、シーケンサ９３および制御ユニット９４に送られ実行
ユニット９５で実行される。
内蔵し、命令ブリフェッチ及デコード９２からのアドレ
スの第２ビツトから第７ビツトに従って１ブロツク（４
バイト）を選択する。選択されたブロックのタグ部はア
ドレスの第８ビツトから第３１ビツトまでと比較され、
両者が一致していればキャツシュヒツトとなり、アドレ
スの第１ビツトによって１ブロツク（４バイト）の中か
ら２バイトが選択されて読み出される。読み出された命
令は、命令ブリフェッチ及デコード９２でデコードされ
、シーケンサ９３および制御ユニット９４に送られ実行
ユニット９５で実行される。
選択されたタグ部とアドレスの第８ビツトから第３１ビ
ツトまでとの比較において、一致しなかった場合はキャ
ッシュミスとなる。このとき、バスコントローラ９１に
よってアドレスバス５からアドレスが出力され、外部の
主記憶装置をアクセスし命令をデータバス４から取り込
む。キャッシュ２はデータバス４から独立しているため
、キャツシュヒツト時はデータバス４．アドレスバス５
をデータオペランドのアクセスに利用でき、命令のアク
セスとデータオペランドのアクセスを同時に行うことが
できる。しかし、キャッシュミス時はデータバス４．ア
ドレスバス５は命令のアクセスに占有されているため、
データオペランドのアクセスを同時に行うことができな
い。
ツトまでとの比較において、一致しなかった場合はキャ
ッシュミスとなる。このとき、バスコントローラ９１に
よってアドレスバス５からアドレスが出力され、外部の
主記憶装置をアクセスし命令をデータバス４から取り込
む。キャッシュ２はデータバス４から独立しているため
、キャツシュヒツト時はデータバス４．アドレスバス５
をデータオペランドのアクセスに利用でき、命令のアク
セスとデータオペランドのアクセスを同時に行うことが
できる。しかし、キャッシュミス時はデータバス４．ア
ドレスバス５は命令のアクセスに占有されているため、
データオペランドのアクセスを同時に行うことができな
い。
以上のように構成された半導体集積回路では、主記憶装
置が外付けになっているため、必要なデータがキャッシ
ュの中にない場合外部のメモリをアクセスする必要があ
り、この場合チップ間でデータの転送が行われる。通常
、チップ間のデータ転送では、負荷容量の大きい外部バ
スのドライブおよび外部記憶装置のアクセスによってシ
ステム全体の消費電力が増大する。さらに、外部バスが
命令フェッチのために占有されるため、ＤＭＡコントロ
ーラ等の他のバスマスタが利用できるバスバンド幅が減
少する。したがって、キャッシュミスを起こした場合シ
ステム性能が著しく劣化する。また、チップ内のキャッ
シュの記憶容量を増大することにより外部とのアクセス
を減少させることができるが、１チツプ上での高速で動
作する記憶装置の大容量化は消費電力およびチップ面積
の増大につながる。
置が外付けになっているため、必要なデータがキャッシ
ュの中にない場合外部のメモリをアクセスする必要があ
り、この場合チップ間でデータの転送が行われる。通常
、チップ間のデータ転送では、負荷容量の大きい外部バ
スのドライブおよび外部記憶装置のアクセスによってシ
ステム全体の消費電力が増大する。さらに、外部バスが
命令フェッチのために占有されるため、ＤＭＡコントロ
ーラ等の他のバスマスタが利用できるバスバンド幅が減
少する。したがって、キャッシュミスを起こした場合シ
ステム性能が著しく劣化する。また、チップ内のキャッ
シュの記憶容量を増大することにより外部とのアクセス
を減少させることができるが、１チツプ上での高速で動
作する記憶装置の大容量化は消費電力およびチップ面積
の増大につながる。
この発明は、かかる問題点を解決するためになされたも
ので、チップの消費電力の増大を極力抑え、システム性
能を落とさずに大容量の記憶装置をチップ内に内蔵させ
た半導体集積回路を得ることを目的とする。
ので、チップの消費電力の増大を極力抑え、システム性
能を落とさずに大容量の記憶装置をチップ内に内蔵させ
た半導体集積回路を得ることを目的とする。
〔課題を解決するための手段）
この発明に係る半導体集積回路は、命令を逐次実行する
中央処理装置と、命令を記憶するキャッシュメモリと、
このキャッシュメモリよりも容量が大きく、キャッシュ
メモリに中央処理装置が処理すべき命令がない場合のみ
アクセスされる主記憶装置とを同一チップ上に有し、キ
ャッシュメモリを高速スタティックＲＡＭで構成し、主
記憶装置を高速スタティックＲＡＭに比べて低速低電力
のスタティックＲＡＭ、あるいは高速スタティックＲＡ
Ｍに比べて低速低電力のＲＯＭで構成したものである。
中央処理装置と、命令を記憶するキャッシュメモリと、
このキャッシュメモリよりも容量が大きく、キャッシュ
メモリに中央処理装置が処理すべき命令がない場合のみ
アクセスされる主記憶装置とを同一チップ上に有し、キ
ャッシュメモリを高速スタティックＲＡＭで構成し、主
記憶装置を高速スタティックＲＡＭに比べて低速低電力
のスタティックＲＡＭ、あるいは高速スタティックＲＡ
Ｍに比べて低速低電力のＲＯＭで構成したものである。
（作用）
この発明においては、高速性を必要とするキャッシュの
メモリセル１ビット当りの占める面積が大きくなるが、
大容量を必要とする主記憶装置のメモリセル１ビット当
りの占める面積が小さくなり、特にデプレッションタイ
プのトランジスタをメモリセルに用いた場合、メモリセ
ル１ビツト当りに占める面積は非常に小さくなる。すな
わち、１チツプ上に２種類の記憶装置を内蔵することに
より、高速動作を維持しつつ１チツプ上の限られた面積
に大容量の記憶装置を内蔵することができる。
メモリセル１ビット当りの占める面積が大きくなるが、
大容量を必要とする主記憶装置のメモリセル１ビット当
りの占める面積が小さくなり、特にデプレッションタイ
プのトランジスタをメモリセルに用いた場合、メモリセ
ル１ビツト当りに占める面積は非常に小さくなる。すな
わち、１チツプ上に２種類の記憶装置を内蔵することに
より、高速動作を維持しつつ１チツプ上の限られた面積
に大容量の記憶装置を内蔵することができる。
第１図はこの発明の半導体集積回路の一実施例の構成を
示したブロック図である。この図において、１は中央処
理装置、１０はプログラムカウンタ、１１はインストラ
クションレジスタ、２は高速スタティックＲＡＭで構成
されたキャッシュで、デコーダ２０．タグ比較器２１．
セレクタ２２およびメモリアレイ部２３で構成される。
示したブロック図である。この図において、１は中央処
理装置、１０はプログラムカウンタ、１１はインストラ
クションレジスタ、２は高速スタティックＲＡＭで構成
されたキャッシュで、デコーダ２０．タグ比較器２１．
セレクタ２２およびメモリアレイ部２３で構成される。
さらに、メモリアレイ部２３には８ビツトのタグ２３０
．１ビツトのタグ有効ビット２３１．３２ビツト×４ワ
ードのデータ２３２を１組とする情報が１６組格納され
ている。３はマスクＲＯＭまたは低速低電力のスタティ
ックＲＡＭで構成された主記憶装置で、デコーダ３０．
１６にワード×３２ビットのメモリアレイ部３１．セン
スアンプ３２で構成されている。４はデータバス、５は
アドレスバス、６は前記キャッシュ２がヒツトしたかミ
スしたかを示す信号線、７は前記主記憶装置３からのデ
ータ出力信号線、８は１チツプ構成の半導体集積回路で
ある。
．１ビツトのタグ有効ビット２３１．３２ビツト×４ワ
ードのデータ２３２を１組とする情報が１６組格納され
ている。３はマスクＲＯＭまたは低速低電力のスタティ
ックＲＡＭで構成された主記憶装置で、デコーダ３０．
１６にワード×３２ビットのメモリアレイ部３１．セン
スアンプ３２で構成されている。４はデータバス、５は
アドレスバス、６は前記キャッシュ２がヒツトしたかミ
スしたかを示す信号線、７は前記主記憶装置３からのデ
ータ出力信号線、８は１チツプ構成の半導体集積回路で
ある。
次に動作について説明する。
中央処理装置１は命令をフェッチする場合、プログラム
カウンタ１０からアドレスをキャッシュ２および主記憶
装置３に出力する。キャッシュ２は１６ビツトのアドレ
スのうち、０ビツト目と１ビツト目の下位２ビツトをセ
レクタ２２に、２ビツト目から５ビツト目までの計４ビ
ットをデコーダ２０に、６ビツト目から１３ビツトまで
の上位８ビツトをタグ比較器２１に人力する。デコーダ
２０は２ビツト目から５ビツト目をデコードし、１６組
のタグ・タグ有効ビット・４ワードデータのうち１組を
選択する。選択されたタグおよびタグ有効ビットはタグ
比較器２１に、４ワードのデータはセレクタ２２に出力
される。タグ比較器２１はタグ有効ビットが真で、かつ
アドレスの上位８ビツトとタグが一致していればキャツ
シュヒツト信号をセレクタ２２および主記憶装置３のデ
コーダ３０に出力する。セレクタ２２はあらかじめ下位
２ビツトのアドレスに従って４ワードのデータから選択
した１ワードをキャツシュヒツト信号に同期させて中央
処理装置１に出力する。しかし、フェッチしたい命令が
キャッシュ２にない場合は、タグ比較器２１でアドレス
とタグが一致しないためヒツトミス信号が出力される。
カウンタ１０からアドレスをキャッシュ２および主記憶
装置３に出力する。キャッシュ２は１６ビツトのアドレ
スのうち、０ビツト目と１ビツト目の下位２ビツトをセ
レクタ２２に、２ビツト目から５ビツト目までの計４ビ
ットをデコーダ２０に、６ビツト目から１３ビツトまで
の上位８ビツトをタグ比較器２１に人力する。デコーダ
２０は２ビツト目から５ビツト目をデコードし、１６組
のタグ・タグ有効ビット・４ワードデータのうち１組を
選択する。選択されたタグおよびタグ有効ビットはタグ
比較器２１に、４ワードのデータはセレクタ２２に出力
される。タグ比較器２１はタグ有効ビットが真で、かつ
アドレスの上位８ビツトとタグが一致していればキャツ
シュヒツト信号をセレクタ２２および主記憶装置３のデ
コーダ３０に出力する。セレクタ２２はあらかじめ下位
２ビツトのアドレスに従って４ワードのデータから選択
した１ワードをキャツシュヒツト信号に同期させて中央
処理装置１に出力する。しかし、フェッチしたい命令が
キャッシュ２にない場合は、タグ比較器２１でアドレス
とタグが一致しないためヒツトミス信号が出力される。
ヒツトミス信号はセレクタ２２と主記憶装置３内のデコ
ーダ３０に出力され、デコーダ３０はヒツトミス信号を
受けてアドレスの上位１２ビツトのデコードを開始し、
４に本のワード線のうちの１木をアクティブにする。ワ
ード線がアクティブになることによって４ワ一ド分のデ
ータがセンスアンプ３２を介してキャッシュ２内のセレ
クタ２２に出力される。セレクタ２２はその４ワードの
データをデコーダ２０で前もって選択されたデータ部に
書き込むと同時に、下位２ビツトのアドレスにしたがっ
て１ワードを選択し中央処理装置１に出力する。
ーダ３０に出力され、デコーダ３０はヒツトミス信号を
受けてアドレスの上位１２ビツトのデコードを開始し、
４に本のワード線のうちの１木をアクティブにする。ワ
ード線がアクティブになることによって４ワ一ド分のデ
ータがセンスアンプ３２を介してキャッシュ２内のセレ
クタ２２に出力される。セレクタ２２はその４ワードの
データをデコーダ２０で前もって選択されたデータ部に
書き込むと同時に、下位２ビツトのアドレスにしたがっ
て１ワードを選択し中央処理装置１に出力する。
以上の動作タイミングを第２図のタイミングチャートに
示す。中央処理装置１はクロックの立ち上がりに同期し
てアドレスを変化させる。アドレスは同じタイミングで
キャッシュ２と主記憶装置３に人力されるが、主記憶装
置３はキャッシュ２の動作が完了してヒツトミス信号出
力されるまでデコードを行わない。キャッシュ２がヒツ
トした場合、タグ比較器２１のヒツト信号に同期してセ
レクタ２２から中央処理装置１に命令が転送され、次の
クロックの立ち上りのタイミングで中央処理装置１のイ
ンストラクションレジスタ１１にラッチされる。キャッ
シュ２がヒツトミスした場合は、タグ比較器２１のヒツ
トミス信号に同期して主記憶装置３のアクセスが開始さ
れ、アクセスされた命令はセレクタ２２を介して中央処
理装置１のインストラクションレジスタ１１に３クロツ
ク目の立ち上がりに同期してラッチされる。したかって
、キャッシュ２がヒツトした場合は命令フェッチに１マ
シンサイクル、ヒツトミスした場合は３マシンサイクル
を要する。
示す。中央処理装置１はクロックの立ち上がりに同期し
てアドレスを変化させる。アドレスは同じタイミングで
キャッシュ２と主記憶装置３に人力されるが、主記憶装
置３はキャッシュ２の動作が完了してヒツトミス信号出
力されるまでデコードを行わない。キャッシュ２がヒツ
トした場合、タグ比較器２１のヒツト信号に同期してセ
レクタ２２から中央処理装置１に命令が転送され、次の
クロックの立ち上りのタイミングで中央処理装置１のイ
ンストラクションレジスタ１１にラッチされる。キャッ
シュ２がヒツトミスした場合は、タグ比較器２１のヒツ
トミス信号に同期して主記憶装置３のアクセスが開始さ
れ、アクセスされた命令はセレクタ２２を介して中央処
理装置１のインストラクションレジスタ１１に３クロツ
ク目の立ち上がりに同期してラッチされる。したかって
、キャッシュ２がヒツトした場合は命令フェッチに１マ
シンサイクル、ヒツトミスした場合は３マシンサイクル
を要する。
以上のことから、キャレシュ２は高速アクセスが要求さ
れ、第３図に示すようなスタティックＲＡＭで構成され
ている。一方、主記憶装置３はアクセスは遅くてよいが
、チップ上の限られた面積に大量の情報を記憶すること
が要求されるため、第４図に示すようなマスクＲＯＭで
構成されている。
れ、第３図に示すようなスタティックＲＡＭで構成され
ている。一方、主記憶装置３はアクセスは遅くてよいが
、チップ上の限られた面積に大量の情報を記憶すること
が要求されるため、第４図に示すようなマスクＲＯＭで
構成されている。
第３図において、２４はメモリセル、２５はワード線、
２６．２７はビット線およびビット線であり、ワード線
２５が゛Ｈパのときデータの書き込みあるいは読み出し
が行われる。
２６．２７はビット線およびビット線であり、ワード線
２５が゛Ｈパのときデータの書き込みあるいは読み出し
が行われる。
また、第４図において、３１はメモリアレイ部、３３は
ワード線、３４はビット線、３５はメモリセル、３６は
グランド線である。メモリセル３５のトランジスタはデ
プレッションタイプとエンハンスメントタイプの２ ｆ
ｆｆｉ類があり、メモリセル３５の記憶情報を区別する
。
ワード線、３４はビット線、３５はメモリセル、３６は
グランド線である。メモリセル３５のトランジスタはデ
プレッションタイプとエンハンスメントタイプの２ ｆ
ｆｆｉ類があり、メモリセル３５の記憶情報を区別する
。
このマスクＲＯＭの動作を説明すると、デコーダ３０は
アドレスをデコードし、１本のワード線３３のみをアク
ティブ（”Ｌ”）にし、他のすべてのワード線３３を非
アクティブ（“Ｈｏｏ）にする。“Ｈ”のワード線３３
につながったトランジスタはデプレッションタイプ、エ
ンハンスメントタイプに関係なく”ＯＮ”する。しかし
、“Ｌ″のワード線３３につながっているトランジスタ
はデプレッションタイプのみが“ＯＮ” しエンハンス
メントタイプは’ＯＦＦ”する。したがって、Ｌ“のワ
ード線３３にデプレッションタイプのトランジスタがつ
ながっているビット線３４のみＬ°“が出力される。こ
のタイプのマスクＲＯＭを使用した場合、メモリトラン
ジスタが直列に並ぶため直列抵抗が大きく動作速度が遅
＜ １＜るが、第５図に示すように、拡散層、ポリシリ
コン等によってコンタクトおよびメタルをほとんど使う
ことなくレイアウトすることができ、１ビットメモリセ
ル当りのレイアウト面積が非常に小さくなる。
アドレスをデコードし、１本のワード線３３のみをアク
ティブ（”Ｌ”）にし、他のすべてのワード線３３を非
アクティブ（“Ｈｏｏ）にする。“Ｈ”のワード線３３
につながったトランジスタはデプレッションタイプ、エ
ンハンスメントタイプに関係なく”ＯＮ”する。しかし
、“Ｌ″のワード線３３につながっているトランジスタ
はデプレッションタイプのみが“ＯＮ” しエンハンス
メントタイプは’ＯＦＦ”する。したがって、Ｌ“のワ
ード線３３にデプレッションタイプのトランジスタがつ
ながっているビット線３４のみＬ°“が出力される。こ
のタイプのマスクＲＯＭを使用した場合、メモリトラン
ジスタが直列に並ぶため直列抵抗が大きく動作速度が遅
＜ １＜るが、第５図に示すように、拡散層、ポリシリ
コン等によってコンタクトおよびメタルをほとんど使う
ことなくレイアウトすることができ、１ビットメモリセ
ル当りのレイアウト面積が非常に小さくなる。
以上のようにマスクＲＯＭ等で主記憶装置３を構成する
ことによって、１チツプ上の限られた面積に大容量の記
憶装置を内蔵することができる。
ことによって、１チツプ上の限られた面積に大容量の記
憶装置を内蔵することができる。
この大容量の主記憶装置３はキャッシュミスした場合に
しかアクセスされず、動作速度も遅いため大容量をチッ
プに内蔵したことによる消費電力の増大を抑えることが
できる。さらに、オンチップメモリの大容量化によって
命令フェッチのために外部バスを占有する必要がなく、
他のバスマスタの利用できるバスバンド幅が増大する。
しかアクセスされず、動作速度も遅いため大容量をチッ
プに内蔵したことによる消費電力の増大を抑えることが
できる。さらに、オンチップメモリの大容量化によって
命令フェッチのために外部バスを占有する必要がなく、
他のバスマスタの利用できるバスバンド幅が増大する。
また、キャッシュは高速ＳＲＡＭで構成されているため
、キャツシュヒツト時は高速にアクセスされシステムの
平均処理速度をほとんど落すことなくオンチップメモリ
の大容量化が行える。
、キャツシュヒツト時は高速にアクセスされシステムの
平均処理速度をほとんど落すことなくオンチップメモリ
の大容量化が行える。
なお、上記実施例ではキャッシュ２として直接マツピン
グ方式のものを用いたが、この発明は特にキャッシュの
構成方法を定めるものではなく、例えばフルアソシアテ
ィブ式あるいはセットアソシアティブ式等のものを用い
ても構成してもよい。また、中央処理装置で実行される
プログラムによってキャッシュの記憶内容の更新を制御
する構成であってもよい。さらに、上記実施例は一例と
してデータバス３２ビツト、アドレスバス１４ビツト、
主記憶装置１６ワード×３２ビツト、キャッシュ６４ワ
ード×３２ビツトで構成したが、特にこの発明は記憶容
量、バスビット幅を限定するものではない。
グ方式のものを用いたが、この発明は特にキャッシュの
構成方法を定めるものではなく、例えばフルアソシアテ
ィブ式あるいはセットアソシアティブ式等のものを用い
ても構成してもよい。また、中央処理装置で実行される
プログラムによってキャッシュの記憶内容の更新を制御
する構成であってもよい。さらに、上記実施例は一例と
してデータバス３２ビツト、アドレスバス１４ビツト、
主記憶装置１６ワード×３２ビツト、キャッシュ６４ワ
ード×３２ビツトで構成したが、特にこの発明は記憶容
量、バスビット幅を限定するものではない。
（発明の効果）
この発明は以上説明したとおり、命令を逐次実行する中
央処理装置と、命令を記憶するキャッシュメモリと、こ
のキャッシュメモリよりも容量が大きく、キャッシュメ
モリに中央処理装置が！Ａ埋すべき命令がない場合のみ
アクセスされる主記憶装置とを同一チップ上に有し、キ
ャッシュメモリを高速スタティックＲＡ Ｍで構成し、
主記憶装置を高速スタティックＲＡＭに比べて低速低電
力のスタティックＲＡＭ、あるいは高速スタティックＲ
ＡＭに比べて低速低電力のＲＯＭで構成したので、動作
速度をほとんど落すことなくオンチップ記干、９装置の
容量を増すことができ、さらに、メモリ容量増大に伴う
消費電力の増大を抑えることができるうえ、チップ外部
とのアクセスによる外部バスの占有が極端に減り、他の
バスマスタが利用できるバスバンド幅が増大するという
効果がある。
央処理装置と、命令を記憶するキャッシュメモリと、こ
のキャッシュメモリよりも容量が大きく、キャッシュメ
モリに中央処理装置が！Ａ埋すべき命令がない場合のみ
アクセスされる主記憶装置とを同一チップ上に有し、キ
ャッシュメモリを高速スタティックＲＡ Ｍで構成し、
主記憶装置を高速スタティックＲＡＭに比べて低速低電
力のスタティックＲＡＭ、あるいは高速スタティックＲ
ＡＭに比べて低速低電力のＲＯＭで構成したので、動作
速度をほとんど落すことなくオンチップ記干、９装置の
容量を増すことができ、さらに、メモリ容量増大に伴う
消費電力の増大を抑えることができるうえ、チップ外部
とのアクセスによる外部バスの占有が極端に減り、他の
バスマスタが利用できるバスバンド幅が増大するという
効果がある。
第１図はこの発明の半導体集積回路の一実施例を示すブ
ロック図、第２図はこの発明の一実施例の動作を説明す
るタイミングチャート、第３図はこの発明におけるキャ
ッシュのメモリセルの回路図、第４図、第５図はそれぞ
れこの発明における主記憶装置のメモリアレイ部の回路
図とレイアウト図、第６図は従来の半導体集積回路の一
例を示すブロック図である。 図におい”Ｃ，１は中央処理装置、２はキャッシュ、３
は主記憶装置、４はデータバス、５はアドレスバス、６
は信号線、７はデータ出力信号線、８はこの発明の半導
体集積回路、１０はプログラムカウンタ、１１はインス
トラクションレジスタ、２０．３０はデコーダ、２１は
タグ比較器、２２はセレクタ、 ２３゜ １はメモリアレイ部、 ３２はセンスアンプである。 なお、 各図中の同一符号は同一または相当部分を示す。
ロック図、第２図はこの発明の一実施例の動作を説明す
るタイミングチャート、第３図はこの発明におけるキャ
ッシュのメモリセルの回路図、第４図、第５図はそれぞ
れこの発明における主記憶装置のメモリアレイ部の回路
図とレイアウト図、第６図は従来の半導体集積回路の一
例を示すブロック図である。 図におい”Ｃ，１は中央処理装置、２はキャッシュ、３
は主記憶装置、４はデータバス、５はアドレスバス、６
は信号線、７はデータ出力信号線、８はこの発明の半導
体集積回路、１０はプログラムカウンタ、１１はインス
トラクションレジスタ、２０．３０はデコーダ、２１は
タグ比較器、２２はセレクタ、 ２３゜ １はメモリアレイ部、 ３２はセンスアンプである。 なお、 各図中の同一符号は同一または相当部分を示す。
Claims (1)
- 命令を逐次実行する中央処理装置と、前記命令を記憶す
るキャッシュメモリと、このキャッシュメモリよりも容
量が大きく、キャッシュメモリに前記中央処理装置が処
理すべき命令がない場合のみアクセスされる主記憶装置
とを同一チップ上に有し、前記キャッシュメモリを高速
スタティックＲＡＭで構成し、前記主記憶装置を前記高
速スタティックＲＡＭに比べて低速低電力のスタティッ
クＲＡＭ、あるいは前記高速スタティックＲＡＭに比べ
て低速低電力のＲＯＭで構成したことを特徴とする半導
体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1006841A JPH02187881A (ja) | 1989-01-13 | 1989-01-13 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1006841A JPH02187881A (ja) | 1989-01-13 | 1989-01-13 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02187881A true JPH02187881A (ja) | 1990-07-24 |
Family
ID=11649470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1006841A Pending JPH02187881A (ja) | 1989-01-13 | 1989-01-13 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02187881A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04192460A (ja) * | 1990-11-26 | 1992-07-10 | Mitsubishi Electric Corp | マイクロプロセッサ |
| JPH07507545A (ja) * | 1992-05-26 | 1995-08-24 | エクソン・ケミカル・パテンツ・インク | р−キシレン生成物の純度を改良する方法 |
| WO1996036919A1 (fr) * | 1995-05-19 | 1996-11-21 | Hitachi, Ltd. | Micro-ordinateur |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5744280A (en) * | 1980-08-28 | 1982-03-12 | Toshiba Corp | Microprocessor |
| JPS6383841A (ja) * | 1986-09-29 | 1988-04-14 | Hitachi Ltd | プログラムテスト可能な計算機中央処理装置 |
-
1989
- 1989-01-13 JP JP1006841A patent/JPH02187881A/ja active Pending
Patent Citations (2)
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