JPH04192460A

JPH04192460A - マイクロプロセッサ

Info

Publication number: JPH04192460A
Application number: JP2324281A
Authority: JP
Inventors: Yuichi Saito; 斎藤　祐一
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-11-26
Filing date: 1990-11-26
Publication date: 1992-07-10
Anticipated expiration: 2011-10-23
Also published as: JP2547122B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、大規模な内蔵キャッシュメモリを有するマイ
クロプロセッサに関するものであり、特に集積化に適し
、且つ高い周波数で動作することを実現するキャッシュ
メモリを有するマイクロプロセッサに関する。

〔従来の技術〕

従来の内蔵キャッシュメモリを有するマイクロプロセッ
サは、一般に集積度の優位性から相補型ＭＯ３構造素子
を使用した相補型半導体集積回路により実現されている
。このようなマイクロプロセッサに内蔵されるキャッシ
ュメモリとしては、第１０図に示す如き第１の導電型Ｍ
ＯＳ　トランジスタ２（以下、Ｎｃｈ−Ｔｒと称す）を
ドライバとし、第２の導電型ＭＯＳトランジスタ８（以
下、Ｐｃｈ−Ｔｒと称す）を負荷としたインバータ回路
を組合せたスタティックＲＡＭセルを使用することによ
り実現されている。なお、参照符号３及び４は第１の導
電型ＭＯＳトランジスタ（Ｎｃｈ−Ｔｒ）である。

このようなメモリセル回路は第１０図には１ビット分が
示されており、ワードライン５と、相補的に駆動される
２本のビットライン６．７との交点に位置する１ビット
分のメモリセルに対してデータ信号の読み書きが行われ
る。

また、Ｌ、　Ｂａ５ｔｏ他による“Ｔｅｓｔｉｎｇ　ｔ
ｈｅ　ＭＣ６８０３０Ｃａｃｈｅｓ”（１９８７，Ｉｎ
ｔｅｒｎａｔｉｏｎａｌ　Ｔｅ５ｔ　Ｃｏｎｆｅｒｅｎ
ｃｅ）では、マイクロプロセッサの内蔵キャッシュとし
て４個のＮｃｈ−Ｔｒにて構成されるダイナミックＲＡ
Ｍセルを使用していることが開示されている。

第１１図にそのような４個のＮｃｈ−Ｔｒにて構成され
たダイナミックＲＡＭセルの回路図を示す。

なお、第１１図のメモリセル回路は４ビット分が示され
ており、それぞれの１ビット分のセルはローセレクトラ
イン５と、相補的に駆動される２本のビットライン６．
７との交点に位置する１ビ・ント分のメモリセルへのデ
ータ信号の読み書きが行われる。

〔発明が解決しようとする課題〕

近年の半導体製造技術の向上に伴って、１チツプのＬＳ
Ｉ上に非常に多数の素子を集積することが可能になって
いる。この結果、マイクロプロセッサの機能としては従
来は大型計算機でのみ採用されていたような手法を導入
することも可能になっている。

ところで、−船釣に計算機の性能は外部の記憶装置と中
央処理装置（以下、ＣＰＵと称す）との間のデータアク
セス速度によって制限される。ＣＰＵから大規模な外部
記憶装置に対するアクセスに要する時間は長いため、外
部記憶装置の一部の領域の記憶内容を高速アクセス可能
なキャッシュメモリに予め転送して記憶させておき、こ
のキャッシュメモリとＣＰＬＩどの間でデータアクセス
を行って処理時間の短縮を図る手法が実用化されている
。

このような手法は、計算機が実行するプログラムには一
般に反復処理等が多く含まれていて局所性があるために
可能な手法であり、計算機の処理速度を向上させる上で
重要な手法である。

また、外部記憶装置とＣＰＵとの間にキャッシュメモリ
を階層的に配置して計算機の性能を向上させる手法も多
くの計算機で採用されている。階層的にキャッシュメモ
リを配置してＣＰＵとしてマイクロプロセッサを使用し
た場合、マイクロプロセッサの内蔵キャッシュメモリは
一部キャッシュメモリとなり、他の階層的に配置されて
いるキャッシュメモリに比して最も高速なアクセスが要
求される。

キャッシュメモリの性能は、プログラムを実行した場合
のミスレシオ、即ち全アクセス回数に対するキャッシュ
ミスの発生割合と、キャッシュミス発生に伴うキャッシ
ュメモリに対する外部記憶装置または二次キャッシュメ
モリからのデータ更新処理の速度とが指針となる。

第１２図にＪ、　Ｈｅｎｎｅｓｓｙ及びり、　Ｐａｔｔ
ｅｒｓｏｎによる’Ｃｏｍｐｕｔｅｒ　　Ａｒｃｈｊｔ
ｅｃｔｕｒｅ　　Ａ　　Ｑｕａｎｔｉｔａｔｉｖｅ　　
Ａｐｐｒｏａｃｈ’の第４２３頁に開示されているキャ
ッシュメモリの容量及びブロックサイズと上述のミスレ
シオとの関係をＤＲＥＧ社製のコンピュータであるＶＡ
Ｘで評価した結果を示す。

キャッシュメモリの容量は、ＩＫバイトから１２８にバ
イトまでについて評価されており、６４にバイト程度ま
での容量では比較的大きな比率でミスレシオはキャッシ
ュメモリの容量に比例して減少している。一方、キャッ
シュミス発生に伴うキャッシュメモリの更新処理に関し
ては一般にバースト転送等の手法が採用されることによ
り、キャッシュメモリの１ブロツクの読込みを通常のア
クセスよりも迅速に行う手法が採用されている。

上述のようなミスレシオを縮小するには、キャッシュメ
モリの容量の拡大が最も有効な手法であるが、従来の１
チップマイクロプロセッサの内蔵キャッシュメモリでは
ＩＫバイト乃至８にバイト程度までしか集積化すること
が出来ないのが実情であり、大容量の内蔵キャッシュメ
モリを１チツプマイクロコンピユータに実現することが
課題となっている。

従来の内蔵キャッシュメモリでは、スタティックＲＡＭ
セルとしてＮｃｈ−ＴｒとＰｃｈ−Ｔｒとを組合せて構
成した回路（以下、完全ＣＭＯＳ型ＳＲＡＭと称す）を
採用している。このため、半導体基板上にメモリ回路を
実現する場合には第１　（Ｎｃｈ型）及び第２　（Ｐｃ
ｈ型）の導電体形成のだの不純物注入に際して分離領域
が必要なため、高い集積度を実現することは困難であっ
た。また第１１図に示した如きダイナミックＲＡＭセル
を使用した場合は、メモリをリフレッシュする必要があ
るため、内部で対処する場合も外部で対処する場合もい
ずれも制御回路が複雑になり、高集積化の実現は困難で
ある。

本発明はこのような従来の１チツプマイクロコンピユー
タが有するキャッシュメモリを高集積化出来ないために
生じる課題を解決するためになされたものであり、キャ
ッシュメモリを高集積化することが可能な１チツプマイ
クロコンピユータの提供を目的とする。

〔課題を解決するための手段〕

本発明に係るマイクロコンピュータの第１の発明は、そ
の内蔵キャッシュメモリを、一方の導電型の金属酸化膜
半導体トランジスタと、このトランジスタのゲートとし
て使用される第１の配線層と、高抵抗負荷の素子として
使用される第２の配線層と、トランジスタ間を接続する
ための第３及び第４の配線層とで形成された回路で構成
している。

また第２の発明は、内蔵キャッシュメモリの一部（デー
タを記憶する部分）を第１の発明と同様に構成し、残部
（高速動作が必要な部分）を通常の第１及び第２の導電
型の金属酸化膜半導体トランジスタの組合せで構成して
いる。

〔作用〕

本発明のマイクロプロセッサの第１の発明では、キャッ
シュメモリが構成される半導体基板上の領域には、第１
及び第２の金属酸化膜半導体トランジスタを分離するた
めの領域を設ける必要がなくなり、高集積化が容易にな
る。

また第２の発明では、キャッシュメモリの内の一部（デ
ータを記憶する部分）は第１の発明同様にその部分が構
成される半導体基板上の領域には、第１及び第２の金属
酸化膜半導体トランジスタを分離するための領域を設け
る必要がなくなり、他の部分（高速動作が必要な部分）
は高速動作可能に構成される。

〔発明の実施例〕

以下、本発明をその実施例を示す図面に基づいて詳述す
る。

第５図は本発明に係るマイクロプロセッサの機能面での
一構成例を示すブロック図である。

本発明のマイクロプロセッサの内部を機能的に太き（分
けると、命令デコード部４０、オペランドアドレス計算
部４１、ＰＣ計算部４２、整数演算用マイクロＲＯＭ（
ＩＲＯＭ）部４３、整数演算部４５、浮動小数点演算用
マイクロＲＯＭ（ＦＲＯＭ）部４４、浮動小数点演算部
４６、命令フェッチ部４７、オペランドアクセス部４８
、パスインタフェイス部５０に分けられる。

本発明のマイクロプロセッサはパイプライン処理機構を
有するバーバードアーキテクチャを採用しており、また
仮想空間アクセスをサポートしているため、命令用とデ
ータ用とに独立したメモリ管理機構（以下、ＭＭＵ　：
　ＭｅｍｏｒｙＭａｎｅｇｅｍｅｎｔ　Ｕｎｉｔと称す
）を備えている。そして、命令用とデータ用とにそれぞ
れ８にバイトの内蔵キャッシュメモリを有している。こ
れらのＭＭＵとキャッシュメモリとはそれぞれ命令フェ
ッチ部４７とオペランドアクセス部４８とに内蔵されて
いる。

次に、命令フェッチ部４７とオペランドアクセス部４８
とについて更に詳しく説明する。

第６図は命令フェッチ部４７の内部構成を示すブロック
図である。

命令フェッチ部４７はアドレス変換部６３と、アドレス
変換用の小規模のバッファメモリである６４エントリの
ＴＬＢ６４及び８にバイトの命令キャッシュ６５とブリ
フェッチした命令を蓄えておくための命令キュー６６等
にて構成されている。

命令フェッチの要求は、パイプライン処理機構の実行ス
テージ（Ｅステージ）５３と命令デコードステージ（Ｄ
ステージ）６２及び命令キュー６６に空きがある場合は
そこから命令フェッチ要求がアドレス変換部６３へ送ら
れる。なお、パイプライン処理機構の実行ステージ５３
は整数演算部４５及び浮動小数点演算部４６での処理に
、命令デコードステージ６２は命令デコード部４０での
処理のそれぞれほぼ対応している。

ところで、本発明のマイクロプロセッサは２段階のペー
ジングによるアドレス変換を行う。このための論理アド
レスのフォーマットを第８図の模式図に示す。第８図に
示されているように、論理アドレスは個別半空間である
か共有半空間であるかを示す半空間指定子（Ｓ）７０　
、セクションインデックス（ＳＸ）７１、ページングイ
ンデックス（ＰＸ）７２、ページオフセット７３の４フ
イールドにて構成されている。ページオフセット７３は
１２ビツトであり、本アドレス変換方式におけるページ
サイズは４にバイトである。

第６図において、アドレス変換部６３はＴＬＢ６４と命
令キャッシュ６５とに同時に論理アドレスのオフセット
情報を出力してＴＬＢ６４と命令キャッシュ６５とのセ
ットを選択する。そして、ＴＬＢ６４から読出されたア
ドレスタグ情報と論理アドレスの半空間指定子、セクシ
ョンインデックス、ページインデックスとを比較し、一
致した場合にはＴＬＢヒツトとしてＴＬＢ６４の連想出
力であるページフレームナンバを命令キャッシュ６５の
タグ比較部へ送る。−致していない場合には、ＴＬＢ　
ミスとして外部記憶装置に対してアドレス変換テーブル
のアクセスを行う。ＴＬＢヒツトにより送られた連想出
力であるページフレームナンバと命令キャッシュ６５の
タグ出力とが比較され、一致すれば命令キャツシュヒツ
トとして命令キャッシュ６５の連想出力を命令キュー６
６へ送る。

次にオペランドアクセス部４８について説明する。

オペランドアクセス部４８の構成を第７図のブロック図
に示す。

オペランドアクセス部４８は実行ステージ５３からのデ
ータの読出し、書込みの要求を、またオペランドアドレ
ス計算部４１からのオペランドのブリフェッチ及び間接
アドレッシングによる外部記憶装置への読出しの要求を
それぞれ受付ける。

オペランドアクセス部４８はブリフェッチしたデータを
蓄えておくためのＳコードレジスタ６０、実行ステージ
５３からのアクセス要求時にアドレスが格納されるＡＡ
レジスタ５９、読出し及び書込みデータを格納するデー
タアライメントの機能を有するＤＤレジスタ５８、そし
て書込み時にデータをバッファリング出来るストアバッ
ファ５７を備えている。

オペランドアクセス部４８には命令フェッチ部４７と同
様に、アドレス変換部５４．　　ＴＬＢ５５．データキ
ャッシュ５６が内蔵されており、要求を受けてアドレス
変換を行い、データキャッシュ５６をアクセスする方法
は前述の命令フェッチ部４７の場合と同様である。

第４図は同一構成である命令フェッチ部４７及びオペラ
ンドアクセス部４８のキャッシュメモリ周辺の構成を示
すブロック図である。

命令及びデータキャッシュメモリは、共に４ウ工イセツ
トアソシアテイブ方式を採用しており、ブロックサイズ
は３２バイトである。従って、各ウェイは６４エントリ
構成であり、アドレスタグとして２１ビツトを格納する
。そして、８にバイトの連想データ用のメモリ２０．２
１．２２．２３と、２１Ｘ１２８　ｘ４ビットのアドレ
スタグ用のメモリ３６．３７．３８゜３９として高抵抗
負荷型ＳＲＡＭを使用し、ブロックの有効／無効を示す
バリッドビット（Ｖビット）及び最も近い過去にいずれ
のウェイがアクセスされたかを示すＬＲＵ（Ｌｅａｓｔ
　Ｒｅｃｅｎｔｌｙ　Ｕｓｅｄ）ビット３２．３３゜３
４、３５には完全０ＭＯ３型のＳＲＡＭを使用している
。

次に、アドレス変換とキャッシュアクセスに関係する処
理シーケンスを説明する。第９図はアドレス変換とキャ
ッシュメモリアクセスとのタイミングを示すタイミング
チャートである。

３２ビツトの論理アドレス２４（第９図（ｂ））のペー
ジオフセットの２１ビツトから２６ビツトをデコードす
ることにより、キャッシュメモリの６４ビツトのセット
選択信号（第９図（ｄ））の内の１つがアサートされる
。一方、同時に論理アドレスの半空間指′定子（Ｓ）７
０とセクションインデックス（ＳＸ）７１とページイン
デックス（ＰＸ）７２とがアドレス変換キャッシュ２５
へ送られて対応する物理ページフレームナンバ（第９図
（Ｃ））を出力する。アドレス変換キャッシュ２５から
出力された物理ページフレームナンバとキャッシュメモ
リの選択されたセットとの４つのアドレス出力が比較さ
れ、それらの一致（ヒツト）情報の論理和かとられるこ
とにより、キャツシュヒツト信号（第９図（ｅ））が生
成される。そして、アドレスタグの比較結果から、キャ
ッシュ連想情報の出力がマルチプレクスされて最終的な
データ出力（第９図げ））が行われる。なお、第９図（
ａ）はクロックのタイミングを示している。

第１図は本発明に係るマイクロプロセッサの内蔵キャッ
シュメモリに使用されている高抵抗負荷型ＳＲＡＭの回
路構成を示す回路図である。

本回路は、半導体基板上に金属酸化膜半導体電解効果ト
ランジスタ（以下、ＭＯＳＦＥＴと称す）とその上に配
線層と絶縁層とを積層することによって形成され、ＭＯ
ＳＦＥＴを第１．第２．第３及び第４の配線層と絶縁膜
とに設けたコンタクト孔で接続することにより実現され
ている。

この本発明を特徴付ける第１図の高抵抗負荷型ＳＲＡＭ
メモリセルの回路は、第１の導電型ＭＯ９）ランジスタ
２　（Ｎｃｈ−Ｔｒ）をドライバとし、第２の配線層８
２である高抵抗素子１を負荷としたＳＲＡＭセルとして
構成されている。なお、参照符号３及び４は第１の導電
型ＭＯＳ　）ランジスタ（Ｎｃｈ−Ｔｒ）である。

このような本発明を特徴付けるＳＲＡＭメモリセル回路
は第１図には１ビット分が示されており、ワードライン
５と、相補的に駆動される２本のビットライン６．７と
の交点に位置する１ビット分のメモリセルに対してデー
タ信号の読み書きが行われる。

第３図は本発明のマイクロプロセッサの断面図、より具
体的には上述の第１図の回路を半導体基板上に実現した
場合の側断面図である。

半導体基板８０上に不純物を注入して第１及び第２の導
電型（Ｎｃｈ型及びＰｃｈ型）の拡散領域８５．８６を
形成し、その上に第１〜第４の配線層８１．８２゜８３
、８４を第１の配線層８１と第２の配線層８２との間に
第１の絶縁Ｉ！８８を、第２の配線層８２と第３の配線
層８３との間に第２の絶縁膜８９を、第３の配線層８３
と第４の配線層８４との間に第３の絶縁膜９０をそれぞ
れ介装させて積層する。

第１の配線層８１は金属酸化膜半導体トランジスタのゲ
ート電極を構成し、半導体上に不純物を注入することに
よって形成された拡散領域８６．８７に第２の配線層８
２または第３の配線層８３を、それぞれの間に介在して
いる第１の絶縁膜８８及び第２の絶縁膜８９にコンタク
ト孔を設けることによって接続し、配線層はソース及び
ドレイン電極を構成することが出来る。

また、４つの配線層８１〜８４の内の第１の配線層８１
はＭＯＳＦＥＴのゲート電極を構成し、第２の配線層８
２は第１の配線層８１と同一の材質で数ギガオーム程度
の高抵抗になるように形成されていて、第１図の高抵抗
素子１として使用される。更に、第３の配線層８３及び
第４の配線層８４は第１の配線層８１及び第２の配線層
８２とコンタクト孔を介して接続可能であり且つ第３の
配線層８３と第４の配線層８４も相互の間の絶縁膜９０
にコンタクト孔を形成することによって接続することが
出来る。

第１図に示す高抵抗型ＳＲＡＭ回路においては、参照符
号２．２．３．４の４つのＭＯＳＰＥＴを使用している
が、これらは全てＮｃｈ−Ｔｒである。従って、この高
抵抗型ＳＲＡＭ回路においてはＰｃｈ−Ｔｒは使用せず
に構成することが出来る。

ところで、上述の第１図に示す高抵抗型ＳＲＡＭ回路に
よる本発明のマイクロプロセッサの内蔵キャッシュメモ
リ（命令キャッシュ６５．データキャッシュ５６等）の
全体を構成することは勿論可能であるが、内蔵キャッシ
ュメモリの一部、たとえば、バリッドビットを第２図に
示す如き完全ＣＭＯＳ型ＳＲＡＭ回路で構成することも
可能である。

この回路は前述の第１０図に示されている従来の完全Ｃ
ＭＯＳ型ＳＲＡＭ回路にディスチャージ用の２個のトラ
ンジスタ９，９を追加した構成になっている。

これは、キャッシュメモリの全ブロックまたはあるブロ
ックの無効化処理（パージ）を実行する場合に、ライン
セレクトライン１０及びパージライン１１の制御により
バリッドピットクリアをバリッドピットの読出し及び書
込みとは非同期で行う必要があるからである。

第１図に示されている高抵抗型ＳＲＡＭ回路では、ＮＣ
ｈ−Ｔｒのみで構成することが出来るので、半導体基板
上に第１の導電型の拡散領域と第２の導電型拡散領域と
を分離する領域は不要になる。一方、第２図に示されて
いる完全ＣＭＯ３型ＳＲＡＭ回路においては、Ｐｃｈ−
Ｔｒ　８とＮｃｈ−Ｔｒ２．３．　４とを半導体基板上
に形成する場合には分離領域が必要になるため、高抵抗
型ＳＲＡＭ回路に比して集積密度が劣る。しかし、高抵
抗型ＳＲＡＭ回路ではビット線をハイレＡルからローレ
ベルにディスチャージする場合はＮｃｈ−Ｔｒ２により
行われるが、ハイレベルを出力する側は高抵抗素子によ
って行われる。一方、完全ＣＭＯ３型ＳＲＡＭ回路では
ビット線をローレベルにディスチャージする場合は高抵
抗型ＳＲＡＭと同一であるが、ハイレベルを出力する場
合はＰｃｈ−Ｔｒ　８によって行われるので、ビット線
をハイレベルに出力する場合の駆動能力は完全ＣＭＯ８
型Ｏ８ＡＭ回路の方が高い。

キャッシュメモリの動作速度は、アドレスタグ情報の一
致、不一致の検索によって制限されるので、特に無効な
ブロックが読出された場合は、バリッドビットか“０”
であることをアドレスタグ比較器へ高速出力する必要が
ある。そこで、本発明のマイクロプロセッサの内蔵キャ
ッシュメモリではバリッドビットを完全ＣＭＯＳ型ＳＲ
ＡＭにて、データ用のメモリを高抵抗負荷型ＳＲＡＭに
てそれぞれ構成することにより、高速且つ高集積度のキ
ャッシュメモリが実現される。

また、完全０ＭＯ３型ＳＲＡＭにおいてはハイレベルの
信号がアクティブであるＰｃｈ−Ｔｒで供給されるので
、ディスチャージトランジスタで直接バリッドピットを
クリアすることも容易である。

また、キャッシュメモリのアドレスタグ情報の読出しに
対して連想情報の読出しは、アドレスタグ情報の一致、
不一致の検出後に出来ればよい。

このため、高速なアクセス時間を必要とするキャッシュ
メモリではアドレスタグ情報格納用のメモリセルとして
完全ＣＭＯ３型ＳＲＡＭ回路を、連想情報格納用メモリ
セルとして高抵抗負荷型ＳＲＡＭ回路を採用することが
有効である。

〔発明の効果〕

以上に詳述した如く本発明のマイクロプロセッサの第１
の発明によれば、半導体基板上に形成される第２の配線
層を数ギガオーム程度の高抵抗素子として使用し、これ
を負荷として構成した高抵抗負荷型ＳＲＡＭ回路にて内
蔵キャッシュメモリを構成しているので、半導体基板上
のキャッシュメモリが形成される領域を二つの導電型拡
散領域に分離する必要かなくなり、従って高集積な内蔵
キャッシュメモリが実現される。

また第２の発明によれば、キャッシュメモリのデータを
記憶する部分以外の部分、たとえば、バリッドピットア
ドレスタグ情報格納用のメモリセル等の部分を完全ＣＭ
Ｏ３Ｋ型ＳＲＡ型口ＲＡＭ回路しているので、それらの
部分は高速動作し、従って高集積度と高速動作とが同時
に実現される。

【図面の簡単な説明】

第１図は本発明に係るマイクロプロセッサの内蔵キャッ
シュメモリを構成する高抵抗負荷型ＳＲＡＭ回路の回路
図、第２図はキャッシュメモリのブロツクの有効、無効
を示す情報（バリッドピット）を格納し、ワードライン
を使用せずに格納した情報をクリアする機能を有する完
全ＣＭＯＳ型ＳＲＡＭ回路の回路図、第３図は本発明の
マイクロプロセッサの断面図、より具体的には第１図の
回路を半導体基板上に実現した場合の側断面図、第４図
は本発明のマイクロプロセッサに内蔵されている４ウ工
イセツトアソシアテイブ方式のキャッシュメモリの構成
を示すブロック図、第５図は本発明のマイクロプロセッ
サの機能構成を示す機能ブロック図、第６図は同じ（そ
の命令フェッチ部の詳細な構成を示すブロック図、第７
図はそのオペランドアクセス部の詳細な構成を示すブロ
ック図、第８図は本発明のマイクロプロセッサにより処
理される論理アドレスのフォーマットを示す模式図、第
９図はその論理アドレスを物理アドレスに変換するシー
ケンスのタイミングチャート、第１０図は従来のマイク
ロプロセッサの内蔵キャッシュメモリに使用されている
完全ＣＭＯＳ型ＳＲＡＭ回路の回路図、第１１図は従来
のマイクロプロセッサの内蔵キャッシュメモリに使用さ
れている４トランジスタにて構成されているダイナミッ
クＲＡＭの回路図、第１２図はキャッシュメモリの容量
及びブロックサイズとミスレシオとの関係を表すグラフ
を示す図である。１−・・・高抵抗素子　２．３．４・・・第１の導電型
金属酸化膜半導体トランジスタ　　８０・・・半導体基
板８１〜８４・・・第１〜第４の配線層　　８８〜９０
・・・第１〜第３の絶縁膜なお、図中、同一符号は同一、又は相当部分を示す。

Claims

【特許請求の範囲】

（１）半導体基板上に形成された第１及び第２の導電型
の金属酸化膜半導体トランジスタと、前記金属酸化膜ト
ランジスタのゲート電極を構成する第１の配線層と、該
第１の配線層よりも高抵抗値を有し、前記金属酸化膜半
導体トランジスタのソース電極またはドレイン電極と接
続可能な第２の配線層と、前記金属酸化膜半導体トラン
ジスタのソース電極またはドレイン電極と前記第１また
は第２の配線層間の接続が可能な第３の配線層と、該第
３の配線層と接続可能な第４の配線層と、各配線層間に
介装された絶縁膜とで構成され、キャッシュメモリを内
蔵した１チップマイクロプロセッサにおいて、前記キャッシュメモリは、前記第２の配線層を高抵抗負
荷として使用し、前記第１の導電型の金属酸化膜半導体
トランジスタにて構成された記憶素子にて構成されてい
ることを特徴とするマイクロプロセッサ。
（２）半導体基板上に形成された第１及び第２の導電型
の金属酸化膜半導体トランジスタと、前記金属酸化膜ト
ランジスタのゲート電極を構成する第１の配線層と、該
第１の配線層よりも高抵抗値を有し、前記金属酸化膜半
導体トランジスタのソース電極またはドレイン電極と接
続可能な第２の配線層と、前記金属酸化膜半導体トラン
ジスタのソース電極またはドレイン電極と前記第１また
は第２の配線層間の接続が可能な第３の配線層と、該第
３の配線層と接続可能な第４の配線層と、各配線層間に
介装された絶縁膜とで構成され、キャッシュメモリを内
蔵した１チップマイクロプロセッサにおいて、前記キャッシュメモリはその一部が、前記第２の配線層
を高抵抗負荷として使用し、前記第１の導電型の金属酸
化膜半導体トランジスタにて構成された記憶素子にて構
成され、残部が前記第１及び第２の導電型の金属酸化膜
半導体トランジスタを組合せて構成された記憶素子にて
構成さていることを特徴とするマイクロプロセッサ。