JPH09505429A - リード−モディファイ−ライト動作中におけるレジスタの状態保護 - Google Patents

Abstract

(57)【要約】 マイクロコントローラはリード−モディファイ−ライト操作中、ハードウェア−変更可能状態ビットを保護するための回路を具えている。この回路は、ハードウェア変更可能状態ビットがリード−モディファイ−ライト操作中に更新されたかどうかを表わす情報を記憶する情報記憶手段及びこの記憶した情報が検出される場合に、リード−モディファイ−ライトサイクルの書込み部分の期間中、状態ビットが重ね書きされるのを防止する手段を具えている。前記情報記憶手段は、第１状態にセットされるラッチを具えており、このラッチの出力は第１状態が存在するかどうかを示す。前記ラッチの出力端子を論理回路に接続し、この論理回路によって、リード−モディファイ−ライト操作の再書込み部分が前記サイクル中に、セットされたハードウェア−変更ビットを変えるのを阻止する。

Description

【発明の詳細な説明】 リード−モディファイ−ライト動作中におけるレジスタの状態保護 発明の分野 本発明はマイクロコントローラ、特にリード−モディファイ−ライト動作中レ ジスタを保護するための回路に関するものである。とりわけ本発明は、マイクロ コントローラを具えている装置であって、該マイクロコントローラが、更新信号 に応答して状態ビットを記憶するレジスタと、更新信号及びリード−モディファ イ−ライト命令がほぼ同時に出現する場合に、前記命令に関連する書込み信号に 応答して前記レジスタにデータビットが重ね書きされるのを機能的に防ぐ重ね書 き防止手段とを具えている装置に関するものである。 発明の背景 多くのデータ処理装置は指定の諸目的用、特にマイクロコントローラ（μＣ） 用にリード−モディファイ−ライトサイクルを用いている。共通のアプリケーシ ョンはビット命令を実行すること、例えばレジスタ又はポートに記憶されたビッ トをクリヤ又はセットすることにある。この機能を実行するために、一連の命令 を用意し、これらの命令により、例えばポートを読取ったり、ラッチに記憶して ある値を読取って、それを場合によっては変更してからラッチに再書込みしたり する。これらの命令は、例えばいずれも８ビットのポートバイトを読取り、アド レスした１ビットだけを変更し、次いでこの新規のバイトをラッチに戻して書込 むことができる。 多くの馴じみのμＣは一般に、例えばポートピンをトグルしたり、タイマをリ ロードしたり、周辺のデータ収集ハードウェア装置によってポートに与えられた デーを読取ったりするために制御アプリケーションに割込みシステムを用いてい る。この割込みシステムは一般に、その目的専用のレジスタにフラグとしての働 きをするビットを設定する周辺装置又は内部タイマ（以後、“ハードウェア”又 は“周辺ユニット”と称する）により作動する。“レジスタ”とは、ビットを記 憶することができ、レジスタ機能専用のメモリ位置を含む任意種類の装置並びに １ビットのメッセージを記憶するために通常ラッチとして用いられるフリップフ ロップ（ＦＦ）を意味する広義の意味合いで用いられる。μＣのＣＰＵ部分はこ れらのレジスタをポーリングし、所定のハードウェアがアテンションを必要とす る旨を示すセットビットを見つけると、その正規の処理を停止し、且つその特定 のハードウェアを操作すべく特別に設計した内部サービスルーチンに分岐する。 割込みを表している斯様なフラグがセットされる場合、μＣにその割込みを処理 させるのが重要であり、従って割込みが処理されるまでは割込みフラグを包含し ているレジスタの状態を変えないようにするのが重要である。一般に、ハードウ ェアの内部又は外部の状態を表わす状態ビットを記憶するいずれのレジスタにも 問題があり、データ処理装置が適切な動作を行えるようになるまでは状態ビット は変わらないようにする必要がある。 しかし、上述したように、リード−モディファイ−ライト動作を実行する場合 その機能の１つは所定のラッチを読取り、そのラッチに記憶されているビットを 変更して、それをラッチに再書込みすることにある。従って、リード−モディフ ァイ−ライトサイクル中にハードウェアが、そのラッチ内の或るビットを例えば “１”に変更するようなことが起こる場合に、ＣＰＵはそれがリード−モディフ ァイ−ライト命令を実行している間、割込み用レジスタをポーリングすることが できないから、ＣＰＵがセットビットを読取って、サブルーチンに入る機会を持 つ前に、リード−モディファイ−ライトサイクルが前記ビットを読取り、それを クリヤして、“０”をラッチにライトバックすることになる。 所定の馴じみのμＣでは、ハードウェア−変更可能状態ビットを保護する斯る 問題の解決策として、複合クロック相を規定し、特殊なクロック相に限ってレジ スタを更新させることにより衝突を避けるようにする。他に提案されている方法 は、変更データを記憶するのにシャドウレジスタを使用し、次いでリード−モデ ィファイ−ライトサイクルのライト−バック相が完了した後に前記シャドウレジ スタに記憶してある内容を用いてレジスタを更新させる方法である。しかしこの ような解決策は、これを実行させるのに必要とされる追加回路のためにチップダ イ面積を不当に増大させる必要がある。 本発明の目的 本発明の目的は、リード−モディファイ−ライトサイクル中におけるハードウ ェア−変更可能状態ビットを保護するための回路を提供することにある。本発明 の他の目的は、リード−モディファイ−ライトサイクル中におけるハードウェア −変更可能状態ビットを保護するための回路で、その保護動作を実行するのが比 較的簡単でしかも不当な量のチップダイ面積を必要としないで実現し得る保護回 路を提供することにある。 発明の概要 このために、本発明は冒頭にて述べたようなマイクロコントローラを具えてい る装置において、前記重ね書き防止手段が、前記命令及び更新信号のほぼ同時出 現を検出すべく作動する検出器と、該検出器の制御のもとで前記レジスタに状態 ビット又はデータビットを選択的に転送すべく作動する転送手段とを具えている ことを特徴とする。 本発明の一見地による改良回路は、リード−モディファイ−ライトサイクル中 にハードウェア−変更可能状態ビットが更新されたかどうかを表わす情報を記憶 するための手段と、この記憶情報が検出された場合に、リード−モディファイ− ライトサイクルの書込み部分の期間中状態ビットの重ね書きを防ぐ手段とを具え ている。 本発明による好適例では、前記情報を記憶するための手段が、第１状態にセッ トされるラッチを具え、このラッチの出力が、前記第１状態が存在するかどうか を示すようにする。ラッチの出力端子は論理回路に接続し、この論理回路によっ て、リード−モディファイ−ライト動作の再書込み部分が前記サイクル中に、セ ットされたハードウェア−変更ビットを変えるのを阻止するようにする。 本発明を特徴付ける様々な新規な特徴は本明細書の一部を成す特に請求の範囲 に記載してある通りである。本発明及びその使用によって得られる利点並びに特 別の目的をより一層理解し易くするために、添付図面を参照して説明するが、こ こに同じか、又は同様なコンポーネントには同様な参照番号を付して示してある 。 図面の簡単な説明 図１は本発明によるマイクロコントローラの一形態の構成を示す図式ブロック 図であり； 図２は本発明よるリード−モディファイ−ライトサイクル中におけるハードウ ェアの状態保護回路の一形態を示す図式ブロック図であり； 図３は図２のブロック図に使用する保護回路の一形態を示す図式ブロック図で あり； 図４は本発明によるシステムにおけるリード−モディファイ−書込み動作中に おける制御及びデータ信号の波形図を示す。 好適実施例の詳細な説明 本発明は概してあらゆる種類のデータ処理システムに有効であるが、特にマイ クロプロセッサに有効であり、とりわけシングルチップマイクロコントローラ（ μＣ）には、そのピン総数が制限され、しかも限定オン−チップメモリであるこ とからして有効である。本発明をこのようなμＣにつき説明するが、本発明はこ のようなものに限定されるものではないと理解すべきである。 図１はワン−チップμＣシステム１０の図式ブロック図を示す。このシステム １０は、１６ビットの算術演算を行うと共に内部の命令及びデータ記憶を含むシ ングルチップマイクロコントローラ１２を具えている。マイクロコントローラ１ ２は外部周辺装置１４及び１６を支援し、且つ２４ビットの外部アドレス機能に よって１６メガバイトの外部命令記憶１８及び１６メガバイトの外部データ記憶 ２０を支援する。マイクロコントローラ１２は双方向の外部アドレス兼データバ ス２４により外部メモリ１８及び２０と通信するバスインターフェースユニット ２２を備えている。マイクロコントローラ１２は特殊機能レジスタ（ＳＦＲ）４ ０としてアドレス可能であるＩ／Ｏポート２６〜２８を経て外部装置１４及び１ ６と通信する。ポート２６〜２８並びに他の特殊機能レジスタはバスインターフ ェースユニット２２を経て内部周辺バス４２によってアドレスすることができる 。データメモリ２０はＩ／Ｏポート２６〜２８を経てオフ−チップメモリ−マッ プＩ／Ｏとしてアクセスすることもでき、このアクセスを破線にて示してある。 オン−チップ特殊機能レジスタ４０は、外部装置と通信する割込み制御ユニット ８４に結合されるプログラム状態ワード（ＰＳＷ）レジスタ４４、割込みレジス タ４６、タイマレジスタ５０、マイクロコントローラ１２が他のマイクロコント ローラをエミュレートしている動作中に用いられる互換ＰＳＷレジスタ５２、シ ステム構成ビットを包含するシステム構成レジスタ（ＳＣＲ）５４及び本発明の 理解にとっては必要でない他のもの（図示せず）も具えている。バスインターフ ェースユニット２２はビットアドレス可能な周辺の特殊機能レジスタ４０をマイ クロコントローラのコア６０から隔離する。このコア６０は、ＡＬＵ７２及び他 のユニットによる命令の実行を制御するマイクロコードプログラマブル実行ユニ ット７０を具えている。デコードユニット７４によって復号化される命令は命令 フェッチユニット７８によって内部ＥＰＲＯＭメモリ７６からか又は外部命令メ モリ１８からフェッチされ、命令フェッチユニット７８は実行すべき次の命令の アドレス及び先取りした命令を記憶するための通常の待ち行列を包含する通常の プログラムカウンタを具えている。静的ＲＡＭ８０並びにレジスタファイルの汎 用レジスタ８２も命令及びデータ記憶用に利用することができる。 システム１０におけるメモリはバイト単位でアドレスされ、各バイトは８ビッ トで構成される。１ワードは２つの連続バイトから成る１６ビット値である。マ イクロコントローラ１２におけるデータの記憶順序は、ワードの低位バイトが低 位アドレスに記憶され、高位バイトが隣の高位アドレスに記憶されるような“リ トルエンディアン”とする。ワード値はＲＡＭ、レジスタ及びワードアドレス可 能なＳＦＲに偶数アドレス（コード又はポインタレジスタに特有なアドレス）に は最下位バイトで、隣の連続する奇数アドレス（ＬＳＢのアドレスよりも１つ大 きい）には最上位バイトで記憶される。１６ビットワードのアドレス可能な全て の位置はバイトとして及びワードとしてもアクセスすることができる。従って、 例えばメモリマップアドレスに対する適当な参照を作ることによって、データメ モリにおけるワードの下位半分だけを増分させたり、上位バイトだけを変更した りすることができる。外部バス２４はチップのリセット中に選択される８又は１ ６ビットモードに構成することができる。選択される動作モードに応じて、１６ ビットの全外部データアクセスはワードそのもの（１６ビットモードか、連続メ モリ位置からのバイト（８ビットモード）とすることができる。８ビットモード での外部ワードフェッチは、２通りの別個のバイトアクセスとなる（結果は、デ ータがオン−チップにある場合には単一ワードアクセスにおけると同じである） 。マイクロコントローラ１２は全ての算術を命令形式に応じて８ビットか、又は １６ビットの計算として内部的に行なう。バイト又はワード演算は命令演算コー ドにおけるデータサイズフィールド（ＤＳ）によって決定される。 オン−チップ周辺装置及びレジスタファイルにマップしないコアレジスタはＳ ＦＲアドレシングを用いる周辺バス４２を経るプログラムによってアクセスされ る。或る特殊な問題は、コア６０が周辺装置のＳＦＲにてリードモディファイ（ ＲＭＷ）操作を行なう命令を実行する際に起り得る。このリード−モディファイ −ライト操作は、ビット演算並びにＳＦＲにて演算を行なう命令をセットしたり 、クリヤしたり、書込んだりする全ての操作を含む。ＳＦＲは周辺装置における 制御レジスタであり、これが周辺装置そのものによって更新され得る割込みフラ グビットのような１ビット又は複数ビットを含む場合には、リード−モディファ イ−ライト操作が完了するまで更新を抑える必要がある。さもないと、フラグが 更新されて、リード−モディファイ−ライト操作の完了により直ちに重ね書きさ れるからである。 本発明によれば、斯様なビットに対する保持ラッチを設けこれをコアと周辺装 置との間の通信装置と組合せて、周辺装置の更新をロックアウトしなければなら ない時点を指示する。 図２は、アドレスをバス４２のアドレスバス部分４２Ａに供給すると共にバス ４２のデータバス部分４２Ｂとデータを双方向に通信するバスインターフェース ユニット２２と双方向に通信するμＣのコア６０を有する基本システムを示す。 周辺ユニット１４と共に機能するμＣのコンポーネントはアドレスデコーダ９０ を具えており、このデコーダはロック保護付きのレジスタ１００に９１及び９２ にて示すようにアドレスされる周辺ユニット１４用のＲＥＡＤ＿ＳＴ及びＷＲＩ ＴＥ＿ＳＴストローブ制御信号を発生し、レジスタ１００はバスインターフェー スユニット２２からＲＭＷ制御信号９３及びバス９４によるデータ並びに周辺ユ ニット１４からのＨＷ＿ＵＰＤＡＴＥ制御信号９６及びＨＷ＿ＤＡＴＡ９７も受 取る。 図３はリード−モディファイ−ライト操作中にＨＷ＿ＤＡＴＡを保存する機能 を果たすための本発明による１つの回路１００を示す。この回路には、フリップ フロップ１１４を含む保持ラッチを設け、この出力端子１３０を可制御増幅器１ １３を介してμＣのコア６０に通じる内部データバス１０１に接続する。バス１ ０１は帰還ループ１１１を経てＷＲＩＴＥ＿ＤＡＴＡ入力を第１マルチプレクサ １１６（ＭＵＸ）の“１”入力端子にも供給し、これにより、ＷＲＩＴＥ＿ＳＴ 信号がアクティブ状態にある場合に、レジスタを表しているＦＦ１１４にバスデ ータを書込むことができる。第１マルチプレクサ１１６の第２の“０”入力端子 にはフリップフロップ１１４の出力端子１３０から帰還ループ１１２を経てデー タが供給される。第１マルチプレクサ１１６の出力端子１３１は第２マルチプレ クサ１１５の“０”入力端子に接続し、この第２マルチプレクサの出力端子１３ ２をフリップフロップ１１４に接続する。マルチプレクサ１１５の第２“１”入 力端子への第２入力は、リード−モディファイ−ライト操作中に保存すべきハー ドウェア１４からのＨＷ＿ＤＡＴＡとして識別される状態信号である。ハードウ ェア１４は図１における外部デバイス１４か、１６のいずれかに対応するものと することができる。 保護フリップフロップ１２２を設け、この出力端子１２４をインバータ１２０ を介してＡＮＤゲート１１９の第１入力端子に接続する。ゲート１１９の第２入 力はデコーダ９０からの書込みストローブ（ＷＲＩＴＥ＿ＳＴ）制御信号である 。第２ＡＮＤゲート１２３は、保護フリップフロップ１２２への入力として接続 される出力端子を有すると共に、バスインターフェースユニット２２からのリー ド−モディファイ−ライト（ＲＭＷ）制御信号を受信すべく接続した第１入力端 子９３と、ストローブ信号（ＨＷ＿ＵＰＤＡＴＥ）を受信すべく接続されて、ハ ードウェアデータ（ＨＷ＿ＤＡＴＡ）をフリップフロップ１１４にロードする第 ２入力端子９６とを有している。第２入力端子９６の信号は第２マルチプレクサ １１５の制御入力端子１１７にストローブ制御信号としても供給する。デコーダ ９０からの読取りストローブ制御信号（ＲＥＡＤ＿ＳＴ）も増幅器１１３に制御 信号９１として供給する。 図３の回路１００は次のように作動する。通常の動作のもとでは、ハードウェ アが第２マルチプレクサ１１５の“１”入力端子に供給される状態ビット（ＨＷ ＿ＤＡＴＡ）を発生する場合に、周辺ユニット１４がハードウェア更新制御信号 （ＨＷ＿ＵＰＤＡＴＥ）を発生する。この後者の制御信号がマルチプレクサ１１ ５の制御入力端子１１７に供給されると、データ（通常“１”）をＦＦ１１４へ と伝え、このＦＦはハードウェア１４がＣＰＵのアテンションを必要とする旨を 示す“１”状態にセットされる。任意時間、例えば通常のポーリング動作中には 、ＣＰＵからの読取状態（ＲＥＡＤ＿ＳＴ）制御信号によって増幅器１１３にＦ Ｆ１１４の状態をバス１０１に出力させる。帰還ループ１１２は、フリップフロ ップ１１４の現行状態であるＦＥＥＤＢＡＣＫ＿ＤＡＴＡを第１マルチプレクサ １１６の“０”入力端子に帰還させ、この第１マルチプレクサがライン１３１を 経て第２マルチプレクサ１１７の“０”入力端子に出力し、この第２マルチプレ クサの制御入力端子１１７がＨＷ＿ＵＰＤＡＴＥによってストローブされている 時に同じ状態をＦＦ１１４に通すことにより各クロックサイクル中ＦＦ１１４の 状態を維持する働きをする。 バスインターフェースユニット２２がバスにリード−モディファイ−ライト（ ＲＭＷ）制御信号を表明しなくなると常に、ハードウェア状態ビットを保持して いる各ラッチに対する各保護ＦＦ１２２がクリヤされることになる。バス制御ロ ジックがリード−モディファイ−ライト（ＲＭＷ）制御信号を表明する場合に、 保護ＦＦ１２２は、ハードウェアの更新がＦＦ１１４におけるＦＦ対応ビットに 対して生じるまでは非表明のままである。ハードウェアの更新が生じた時点にて 、ＦＦ１１４をビットが更新された旨を示すべくセットして、バスのリード−モ ディファイ−ライト操作のライトバック部分によって重ね書きされないようにす る必要がある。 ライト−バックがリード−モディファイ−ライト操作の終了時に起こる場合に は、レジスタビットはセットされた保護ＦＦ１２２が有している値を保有し、こ の値がバスを経てそれらに書込まれるのを無視する。保護ＦＦがセットされてい ないラッチ又はハードウェアによって変更することができないビットは通常通り バス書込みデータを受入れることになる。 斯かる動作は、バス制御ロジックがリード−モディファイ−ライト操作の読取 り部分の期間中リード−モディファイ−ライト（ＲＭＷ）制御信号を表明して、 それをライト−バックが完了するまで表明し続ける必要がある。図４はリード− モディファイ−ライト操作中の信号波形を示す。図示の全ての制御信号は、高の ときはアクティブ状態にあり、低のときはインアクティブ状態にある。図示の信 号名は、ＲＥＧＩＳＴＥＲ＿ＢＩＴがＦＦ１１に記憶されるデータを表し、ＰＲ ＯＴＥＣＴＩＯＮ＿ＦＦが保護ＦＦ１２２の状態を表わす以外は図３に示したも のを示す。サイクル段階を頂部にラベルで示してある。文字Ａ及びＢによって示 した遷移は、ＨＷ＿ＵＰＤＡＴＥストローブがアクティブであるとき、ＲＥＧＩ ＳＴＥＲ＿ＢＩＴにＨＷ＿ＤＡＴＡがロードされることを示す。文字Ｃ及びＤで 示した遷移はＨＷ＿ＵＰＤＡＴＥストローブがアクティブで、ＲＭＷ信号がアク ティブのとき、ＰＲＯＴＥＣＴＩＯＮ＿ＦＦがセットされることを示す。文字Ｅ 及びＦで示した遷移は、ＰＲＯＴＥＣＴＩＯＮ＿ＦＦがセットされているとき、 ＷＲＩＴＥ＿ＳＴが無視され、ＲＥＧＩＳＴＥＲ＿ＢＩＴにＷＲＩＴＥ＿ＤＡＴ Ａがロードされないことを示す。文字Ｇで示した遷移は、ＲＭＷ信号が表明され ないときには、ＰＲＯＴＥＣＴＩＯＮ＿ＦＦがリセットされることを示す。 本発明を説明するのに用いた論理回路は好適なものであるも、上述した機能を 行い得る他の論理回路によってリード−モディファイ−ライト操作中に変更され るレジスタビットの状態を保存し得ることは当業者に明らかであり、こうした他 の論理回路も本発明の範疇に含まれるものとする。 本発明を好適実施例につき説明したが、上述した原理内で本発明を変更し得る ことは当業者に明らかであり、従って、本発明は好適実施例に限定されるもので なく、斯様な変更を包含し得るものとする。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 オスラー ファレル アメリカ合衆国 ニューメキシコ州 87109 アルバカーキ エヌ イー メリ ウェザー アヴェニュー 9223 (72)発明者 ゴーデュー グレゴリー アメリカ合衆国 カリフォルニア州 95131 サンノゼ フェアービュー エン トランス ドライブ 1345 (72)発明者 ロイ サンタヌ アメリカ合衆国 カリフォルニア州 95121 サンノゼ スクワイアークリーク サークル 3529

Claims (1)

1. 【特許請求の範囲】 １．マイクロコントローラを具えている装置であって、該マイクロコントローラ が： − 更新信号（ＨＷ＿ＵＰＤＡＴＥ）に応答して状態ビット（ＨＷ＿ＤＡＴＡ ）を記憶するレジスタ（１１４）と； − 更新信号及びリード−モディファイ−ライト（ＲＭＷ）命令がほぼ同時に 出現する場合に、前記命令に関連する書込み信号（ＷＲＩＴＥ＿ＳＴ）に応答し て前記レジスタにデータビット（ＷＲＩＴＥ＿ＤＡＴＡ）が重ね書きされるもを 機能的に防ぐ重ね書き防止手段と； を具えている装置において、 前記重ね書き防止手段が： − 前記命令及び更新信号の同時出現を検出すべく作動する検出器（１２３， １２４）と； − 前記検出器の制御のもとで、前記レジスタに状態ビット又はデータビット を選択的に転送すべく作動する転送手段（１１５，１１６，１１９）と； を具えることを特徴とするマイクロプロセッサを具える装置。 ２．前記検出器が： − 前記リード−モディファイ−ライト命令の出現を示すリード−モディファ イ−ライト（ＲＭＷ）制御信号を受信するための第１ゲート入力端子（９３）を 有し、且つ前記更新信号を受信するための第２ゲート入力端子（９６）を有して いる論理ゲート（１２３）と； − 前記論理ゲートのゲート出力端子に接続された保護レジスタ入力端子及び 保護信号を供給するための保護レジスタ出力端子（１２４）を有している保護レ ジスタ（１２２）と； を具え、且つ前記転送手段が： − 前記状態ビット及びデータビットを受信して、前記保護信号の制御のも とで前記最初に述べたレジスタの入力端子に前記両ビットの一方を供給するため のマルチプレクサ手段（１１５，１１６） を具えていることを特徴とする請求項１に記載の装置。 ３．前記マルチプレクサ手段が： − 前記状態ビットを受信するための第１マルチプレクサ入力端子（９７）； − 第２マルチプレクサ入力端子（１３１）； − 前記最初に述べたレジスタの入力端子に接続した第１マルチプレクサ出力 端子（１３２）；及び − 前記更新信号を受信するための第１マルチプレクサ制御入力端子（１１７ ）； を有している第１マルチプレクサ（１１５）と； − 前記データビットを受信するための第３マルチプレクサ入力端子（１１１ ）； − 前記最初に述べたレジスタの出力端子に接続した第４マルチプレクサ入力 端子（１１２）； − 前記第２マルチプレクサ入力端子に接続した第２マルチプレクサ出力端子 ； − 前記書込み信号と前記保護信号との論理組合せ信号を受信するための第２ マルチプレクサ制御入力端子（１１８）； を有している第２マルチプレクサ（１１６）と； を具えていることを特徴とする請求項２に記載の装置。 ４．請求項１の装置に使用するマイクロコントローラ。