JPH02188840A - データ処理装置 - Google Patents
データ処理装置Info
- Publication number
- JPH02188840A JPH02188840A JP1009311A JP931189A JPH02188840A JP H02188840 A JPH02188840 A JP H02188840A JP 1009311 A JP1009311 A JP 1009311A JP 931189 A JP931189 A JP 931189A JP H02188840 A JPH02188840 A JP H02188840A
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- JP
- Japan
- Prior art keywords
- address
- instruction
- branch
- memory
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- 238000001514 detection method Methods 0.000 abstract description 7
- 238000000034 method Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005494 condensation Effects 0.000 description 1
- 238000009833 condensation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Advance Control (AREA)
- Debugging And Monitoring (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデバグ方法に関し、特に命令アドレスの一致に
よるデバグ方法に関する。
よるデバグ方法に関する。
従来、命令アドレスの−・致によるデバグは、デバグし
たいアドレスをレジスタに保持させ、そのレジスタに保
持したアドレスと一致させたいアドレスを比較すること
によって行なわれていた。
たいアドレスをレジスタに保持させ、そのレジスタに保
持したアドレスと一致させたいアドレスを比較すること
によって行なわれていた。
上述した従来のアドレス一致によるデバグ方法は、レジ
スタで保持しているため複数のアドレスに対して一致検
出をしたい場合、それだけレジスタが必要となるという
欠点があり、また緑返し実行している途中で止めたい場
合に止めることができないという欠点がある。
スタで保持しているため複数のアドレスに対して一致検
出をしたい場合、それだけレジスタが必要となるという
欠点があり、また緑返し実行している途中で止めたい場
合に止めることができないという欠点がある。
（課題を解決するための手段）
本発明のデータ処理装置は、分岐命令のアドレスと該分
岐命令の分岐先アドレスを対にして記憶する分岐ヒスト
リテーブルを有し、命令の先取りを行なうデータ処理装
置において、命令取出しアドレスにより前記分岐ヒスト
リテーブルを索引する索引手段と、前記分岐ヒストリテ
ーブルの各エントリに対応し該エントリには分岐命令の
アドレスのかわりにデバグ対象命令アドレスが記憶され
ていることを示す情報を記憶する第１の記憶手段と、前
記分岐ヒストリテーブルの各エントリに対応して、前記
デバグ対象命令アドレスにアクセスした回数を記憶する
第２の記憶手段と、前記索弓手段により命令先取りアド
レスと前記分岐ヒストリテーブルに記憶する命令アドレ
スが一致していることが検出され、かつ、第１の記憶手
段によりデハ゛グ対象アドレスであることが判明した場
合、第２の記憶手段により回数がある規定値であればデ
バグ割込みを、それ以外の場合は回数を更新する手段を
有している。
岐命令の分岐先アドレスを対にして記憶する分岐ヒスト
リテーブルを有し、命令の先取りを行なうデータ処理装
置において、命令取出しアドレスにより前記分岐ヒスト
リテーブルを索引する索引手段と、前記分岐ヒストリテ
ーブルの各エントリに対応し該エントリには分岐命令の
アドレスのかわりにデバグ対象命令アドレスが記憶され
ていることを示す情報を記憶する第１の記憶手段と、前
記分岐ヒストリテーブルの各エントリに対応して、前記
デバグ対象命令アドレスにアクセスした回数を記憶する
第２の記憶手段と、前記索弓手段により命令先取りアド
レスと前記分岐ヒストリテーブルに記憶する命令アドレ
スが一致していることが検出され、かつ、第１の記憶手
段によりデハ゛グ対象アドレスであることが判明した場
合、第２の記憶手段により回数がある規定値であればデ
バグ割込みを、それ以外の場合は回数を更新する手段を
有している。
分岐ヒストリテーブルにデバグ対象命令アドレスを格納
するので、複数のアドレスに対して一致検出をしたい場
合、ハードウェアの増加が少なくて済む。また、繰返し
実行している途中でデバグ割込を発生させることができ
る。
するので、複数のアドレスに対して一致検出をしたい場
合、ハードウェアの増加が少なくて済む。また、繰返し
実行している途中でデバグ割込を発生させることができ
る。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のデータ処理装置の一実施例のブロック
図である。
図である。
命令アドレスレジスタ１は命令先取りのアドレスを受け
るレジスタであり、信号線１０１を介しアドレス生成回
路（図示せず）より送出される命令先取りアドレスを受
け、信号線１０３を介し命令アドレスのｔ′位ビットを
アドレスとして分岐アドレスメモリ２、分岐先アドレス
メモリ３、デバグ情報メモリ４およびデバグ回数メモリ
５に送出し、その上位ビット信号線１０２を介し分岐ア
ドレス比較回路６に送出する。分岐アドレスメモリ２は
、分岐命令のアドレスおよびデバグで一致させたいアド
レスを記憶するメモリであり、信号線１０３を介し命令
アドレスレジスタ１より送出される命令アドレスの下位
ビットをアドレスとして、記憶している命令アドレスの
上位ビットを信号線１０４を介し分岐アドレス比較回路
６に送出する。分岐先アドレスメモリ３は、分岐アドレ
スメモリ２に対応して分岐先アドレスを保持するメモリ
であり、信号線１０３を介して命令アドレスレジスタ１
より送出される命令アドレスの下位ビットをアドレスと
して、予測分岐先アドレスを信号線１０５を介し予測分
岐先アドレスレジスタ８に送出する。デバグ情報メモリ
４は、分岐アドレスメモリ２に対応してそのアドレスが
デバグ対象であるかどうかを示すメモリであり、命令ア
ドレスレジスタ１より信号線１０３を介して送出される
命令アドレスの下位ビットをアドレスとして、そのアド
レスがデバグ対象であるかどうかを信号線１０６を介し
アンド回路１１とナツト回路１０に送出する。デバグ回
数メモリ５は、デバグ対象アドレスに対してデバグ割込
みを発生するまでアクセスできる残回数を示すメモリで
あり、命令アドレスレジスタ１より信号線１０３を介し
て送出される命令アドレスの下位ビットをアドレスとし
て残回数を信号線１０７を介してゼロチエツク回路１２
および残回数カウンタ１３に送出し、信号線１１４を介
し残回数カウンタ１３の出力を受ける。分岐アドレス比
較回路６は、分岐アドレスメモリ２に記憶されているア
ドレスと命令アドレスレジスタ１にある命令アドレスが
一致しているかどうかを調べる比較器であり、命令アド
レスレジスタ１より信号線１０２を介して送出された命
令アドレスの上位ビットと分岐アドレスメモリ２より信
号線１０４を介し送出された命令アドレスの−Ｆ位ビッ
トを比較し、その結果を信号線１１４を介しアンド回路
１４および１１に送出する。予測分岐先検出フラグ７は
命令先取りで予測分岐先を検出したかどうかを示すＦ／
Ｆであり、アンド回路１４より送出される比較結果を受
は侶分線１１１を介しアドレス生成回路に送出する。
るレジスタであり、信号線１０１を介しアドレス生成回
路（図示せず）より送出される命令先取りアドレスを受
け、信号線１０３を介し命令アドレスのｔ′位ビットを
アドレスとして分岐アドレスメモリ２、分岐先アドレス
メモリ３、デバグ情報メモリ４およびデバグ回数メモリ
５に送出し、その上位ビット信号線１０２を介し分岐ア
ドレス比較回路６に送出する。分岐アドレスメモリ２は
、分岐命令のアドレスおよびデバグで一致させたいアド
レスを記憶するメモリであり、信号線１０３を介し命令
アドレスレジスタ１より送出される命令アドレスの下位
ビットをアドレスとして、記憶している命令アドレスの
上位ビットを信号線１０４を介し分岐アドレス比較回路
６に送出する。分岐先アドレスメモリ３は、分岐アドレ
スメモリ２に対応して分岐先アドレスを保持するメモリ
であり、信号線１０３を介して命令アドレスレジスタ１
より送出される命令アドレスの下位ビットをアドレスと
して、予測分岐先アドレスを信号線１０５を介し予測分
岐先アドレスレジスタ８に送出する。デバグ情報メモリ
４は、分岐アドレスメモリ２に対応してそのアドレスが
デバグ対象であるかどうかを示すメモリであり、命令ア
ドレスレジスタ１より信号線１０３を介して送出される
命令アドレスの下位ビットをアドレスとして、そのアド
レスがデバグ対象であるかどうかを信号線１０６を介し
アンド回路１１とナツト回路１０に送出する。デバグ回
数メモリ５は、デバグ対象アドレスに対してデバグ割込
みを発生するまでアクセスできる残回数を示すメモリで
あり、命令アドレスレジスタ１より信号線１０３を介し
て送出される命令アドレスの下位ビットをアドレスとし
て残回数を信号線１０７を介してゼロチエツク回路１２
および残回数カウンタ１３に送出し、信号線１１４を介
し残回数カウンタ１３の出力を受ける。分岐アドレス比
較回路６は、分岐アドレスメモリ２に記憶されているア
ドレスと命令アドレスレジスタ１にある命令アドレスが
一致しているかどうかを調べる比較器であり、命令アド
レスレジスタ１より信号線１０２を介して送出された命
令アドレスの上位ビットと分岐アドレスメモリ２より信
号線１０４を介し送出された命令アドレスの−Ｆ位ビッ
トを比較し、その結果を信号線１１４を介しアンド回路
１４および１１に送出する。予測分岐先検出フラグ７は
命令先取りで予測分岐先を検出したかどうかを示すＦ／
Ｆであり、アンド回路１４より送出される比較結果を受
は侶分線１１１を介しアドレス生成回路に送出する。
予測分岐先アドレスレジスタ８は予測分岐先アドレスを
受けるレジスタであり、予測分岐先検出フラグ７と同期
して信号線１０５を介し分岐先アドレスメモリ３より送
出される予測分岐先アドレスを受け、信号線１１２を介
してアドレス生成回路に送出する。擬似フォルトフラグ
９はデバグ対象アドレスの命令が先取られたことを示す
Ｆ／Ｆであり、信号線１０９を介しアンド回路１１より
送出されるデバグ対象アドレスとの一致信号を受け、信
号線１１３を介して先行制御回路（図示せず）に送出す
る。ナツト回路１０は、命令アドレスレジスタ１に保持
されているアドレスがデバグ対象アドレスでないことを
示すためのものであり、信号線１０６を介しデバグ情報
メモリ４より送出されるデバグ情報の否定を信号線１１
５を介しアンド回路１４に送出する。アンド回路１１は
デバグ対象アドレスの先取りが行なわれ、それにより擬
示フォルトが発生することを示す回路であり、信号線１
１４を介し分岐アドレス比較回路６より送出されるアド
レスの一致情報で信号線１０６を介しデバグ情報メモリ
４より送出されるデバグ情報と、信号線１１５を介しゼ
ロチエツク回路１２より送出される残回数０の情報より
、擬木フォルト情報を生成し、信号線１０９を介し擬似
フォルトフラグ９に送出する。ゼロチエツク回路１２は
凝水フォルト発生までの残回数が０であることをチエツ
クする回路であり、デバグ回数メモリ５より信号線１０
７を介し送出される残回数を受け、それが”０”である
かどうかの情報を信号線１１５を介しアンド回路１１に
送出する。残回数カウンタ１３は、残回数を１つ減らす
回路であり、信号線１０７を介しデバグ回数メモリ５よ
り送出される残回数を受け、それを１つ減して信号線１
１４を介して再びデバグ情報メモリ４に送出する。アン
ド回路１４は予測分岐先アドレスが検出されたことを示
す回路であり、信号線１１４を介して命令アドレスレジ
スタ１のアドレスと分岐アドレスメモリ２のアドレスが
一致している情報が伝えられ、かつ信号線１１５よりそ
のアドレスがデバグ対象でない場合に信号線１０８を介
して予測分岐先アドレスが検出されたことを予測分岐先
検出フラグ７に送出する。
受けるレジスタであり、予測分岐先検出フラグ７と同期
して信号線１０５を介し分岐先アドレスメモリ３より送
出される予測分岐先アドレスを受け、信号線１１２を介
してアドレス生成回路に送出する。擬似フォルトフラグ
９はデバグ対象アドレスの命令が先取られたことを示す
Ｆ／Ｆであり、信号線１０９を介しアンド回路１１より
送出されるデバグ対象アドレスとの一致信号を受け、信
号線１１３を介して先行制御回路（図示せず）に送出す
る。ナツト回路１０は、命令アドレスレジスタ１に保持
されているアドレスがデバグ対象アドレスでないことを
示すためのものであり、信号線１０６を介しデバグ情報
メモリ４より送出されるデバグ情報の否定を信号線１１
５を介しアンド回路１４に送出する。アンド回路１１は
デバグ対象アドレスの先取りが行なわれ、それにより擬
示フォルトが発生することを示す回路であり、信号線１
１４を介し分岐アドレス比較回路６より送出されるアド
レスの一致情報で信号線１０６を介しデバグ情報メモリ
４より送出されるデバグ情報と、信号線１１５を介しゼ
ロチエツク回路１２より送出される残回数０の情報より
、擬木フォルト情報を生成し、信号線１０９を介し擬似
フォルトフラグ９に送出する。ゼロチエツク回路１２は
凝水フォルト発生までの残回数が０であることをチエツ
クする回路であり、デバグ回数メモリ５より信号線１０
７を介し送出される残回数を受け、それが”０”である
かどうかの情報を信号線１１５を介しアンド回路１１に
送出する。残回数カウンタ１３は、残回数を１つ減らす
回路であり、信号線１０７を介しデバグ回数メモリ５よ
り送出される残回数を受け、それを１つ減して信号線１
１４を介して再びデバグ情報メモリ４に送出する。アン
ド回路１４は予測分岐先アドレスが検出されたことを示
す回路であり、信号線１１４を介して命令アドレスレジ
スタ１のアドレスと分岐アドレスメモリ２のアドレスが
一致している情報が伝えられ、かつ信号線１１５よりそ
のアドレスがデバグ対象でない場合に信号線１０８を介
して予測分岐先アドレスが検出されたことを予測分岐先
検出フラグ７に送出する。
次に、本実施例の動作について簡単に説明する。
まず、通常の分岐予測時には、デバグ情報メモリ４がＯ
″となっているので命令アドレスレジスターと分岐アド
レスメモリ２が一致すると信号線１１４が”１”となり
、信号線１０６が”０“なので信号線１１５が”１”と
なり、予測分岐先検出フラグ７が”１“、擬似フォルト
フラグ９が”Ｏ”となり、予測分岐先アドレスが検出さ
れたことがわかる。
″となっているので命令アドレスレジスターと分岐アド
レスメモリ２が一致すると信号線１１４が”１”となり
、信号線１０６が”０“なので信号線１１５が”１”と
なり、予測分岐先検出フラグ７が”１“、擬似フォルト
フラグ９が”Ｏ”となり、予測分岐先アドレスが検出さ
れたことがわかる。
次に、デバグ対象アドレスである時にはデバグ情報メモ
リ４が”１“どなっているので命令アドレスレジスター
と分岐アドレスメモリ２が一致すると、同様に信号線１
１４が１”となり信号線１０６が”１”であることより
、信号線１１５は”０“となり予測分岐先検出フラグ７
は点燈しない。この時デバグ回数メモリ５で示される残
回数が”０”でない場合は、信号線１１５が”Ｏ”とな
り、擬似フォルトフラグ９も点燈しないが、この時残回
数カウンタ１３により残回数が−１され、その値がデバ
グ回数メモリ５に格納される。
リ４が”１“どなっているので命令アドレスレジスター
と分岐アドレスメモリ２が一致すると、同様に信号線１
１４が１”となり信号線１０６が”１”であることより
、信号線１１５は”０“となり予測分岐先検出フラグ７
は点燈しない。この時デバグ回数メモリ５で示される残
回数が”０”でない場合は、信号線１１５が”Ｏ”とな
り、擬似フォルトフラグ９も点燈しないが、この時残回
数カウンタ１３により残回数が−１され、その値がデバ
グ回数メモリ５に格納される。
モしてデバグ回数メモリ５か“０”になると、ゼロチエ
ツク回路１２の出力１１５が”１“となり擬似フォルト
フラグ９が点燈する。
ツク回路１２の出力１１５が”１“となり擬似フォルト
フラグ９が点燈する。
以上説明したように本発明は、分岐ヒストリテーブルの
構成を利用することにより、少ないハードウェア量の増
加で複数のデバグ用アドレスを設定することができ、ま
た緑返し実行する場合の途中でデバグ割込を発生させる
ことができるという効果がある。
構成を利用することにより、少ないハードウェア量の増
加で複数のデバグ用アドレスを設定することができ、ま
た緑返し実行する場合の途中でデバグ割込を発生させる
ことができるという効果がある。
第１図は本発明のデータ処理装置の一実施例のブロック
図である。 １・・・・・・・・・・・・命令アドレスレジスタ、２
・・・・・・・・・・・・分岐アドレスメモリ、３・・
・・・・・・・・・・分岐先アドレスメモリ、４・・・
・・・・・・・・・デバグ情報メモリ、５−−−−−−
・・・・・・デバグ回数メモリ、６・・・・・・・・・
・・・分岐アドレス比較回路、７・・・・・・・・・・
・・予測分岐先検出フラグ、８・・・・・・・・・・・
・予測分岐先アドレスレジスタ、９・・・・・・・・・
・・・擬似フォルトフラグ、ｌＯ・・・・・・・・・・
・・ナツト回路、１１．１４・・・・・・アンド回路、 １２−−−−−−−−−−−−ゼロチエツク回路、１３
・・・・・・・・・・・・残回数カウンタ。
図である。 １・・・・・・・・・・・・命令アドレスレジスタ、２
・・・・・・・・・・・・分岐アドレスメモリ、３・・
・・・・・・・・・・分岐先アドレスメモリ、４・・・
・・・・・・・・・デバグ情報メモリ、５−−−−−−
・・・・・・デバグ回数メモリ、６・・・・・・・・・
・・・分岐アドレス比較回路、７・・・・・・・・・・
・・予測分岐先検出フラグ、８・・・・・・・・・・・
・予測分岐先アドレスレジスタ、９・・・・・・・・・
・・・擬似フォルトフラグ、ｌＯ・・・・・・・・・・
・・ナツト回路、１１．１４・・・・・・アンド回路、 １２−−−−−−−−−−−−ゼロチエツク回路、１３
・・・・・・・・・・・・残回数カウンタ。
Claims (1)
- 【特許請求の範囲】 １、分岐命令のアドレスと該分岐命令の分岐先アドレス
を対にして記憶する分岐ヒストリテーブルを有し、命令
の先取りを行なうデータ処理装置において、 命令取出しアドレスにより前記分岐ヒストリテーブルを
索引する索引手段と、 前記分岐ヒストリテーブルの各エントリに対応し該エン
トリには分岐命令のアドレスのかわりにデバグ対象命令
アドレスが記憶されていることを示す情報を記憶する第
１の記憶手段と、 前記分岐ヒストリテーブルの各エントリに対応して、前
記デバグ対象命令アドレスにアクセスした回数を記憶す
る第２の記憶手段と、 前記索引手段により命令先取りアドレスと前記分岐ヒス
トリテーブルに記憶する命令アドレスが一致しているこ
とが検出され、かつ、第１の記憶手段によりデバグ対象
アドレスであることが判明した場合、第２の記憶手段に
より回数がある規定値であればデバグ割込みを、それ以
外の場合は、回数を更新する手段を有することを特徴と
するデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1009311A JP2658342B2 (ja) | 1989-01-17 | 1989-01-17 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1009311A JP2658342B2 (ja) | 1989-01-17 | 1989-01-17 | データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02188840A true JPH02188840A (ja) | 1990-07-24 |
| JP2658342B2 JP2658342B2 (ja) | 1997-09-30 |
Family
ID=11716931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1009311A Expired - Fee Related JP2658342B2 (ja) | 1989-01-17 | 1989-01-17 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2658342B2 (ja) |
-
1989
- 1989-01-17 JP JP1009311A patent/JP2658342B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2658342B2 (ja) | 1997-09-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |