JPH0218942A - 電界効果トランジスタおよびその製造方法 - Google Patents
電界効果トランジスタおよびその製造方法Info
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- JPH0218942A JPH0218942A JP16935688A JP16935688A JPH0218942A JP H0218942 A JPH0218942 A JP H0218942A JP 16935688 A JP16935688 A JP 16935688A JP 16935688 A JP16935688 A JP 16935688A JP H0218942 A JPH0218942 A JP H0218942A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電界効果トランジスタ（ＦＥＴ）、特にマイ
クロ波帯で動作する高周波用ＦＥＴおよびその製造方法
に関するものである。
クロ波帯で動作する高周波用ＦＥＴおよびその製造方法
に関するものである。
マイクロ波帯で動作するＦＥＴでは、性能向上のために
ゲート長が短く形成されている。ゲート長が短くなると
必然的にゲート抵抗が増加する。
ゲート長が短く形成されている。ゲート長が短くなると
必然的にゲート抵抗が増加する。
そこで、ゲート抵抗の増加を抑えるために、ゲート長を
短い状態に保持したままゲートの断面積を増やすオーバ
ラップ構造が採用されている。すなわち、第３図の断面
図に示すように、ゲート電極１が上方においてゲート長
方向両側に庇状に拡がり、ソース・ドレイン領域４．５
とオーバラップした構造となっている。なお、符号２．
３はそれぞれソース電極、ドレイン電極である。
短い状態に保持したままゲートの断面積を増やすオーバ
ラップ構造が採用されている。すなわち、第３図の断面
図に示すように、ゲート電極１が上方においてゲート長
方向両側に庇状に拡がり、ソース・ドレイン領域４．５
とオーバラップした構造となっている。なお、符号２．
３はそれぞれソース電極、ドレイン電極である。
しかし、この構造では、ゲート電極１の庇部ｌａ、ｌｂ
とソース領域４、ドレイン領域５との間に、庇部１ａ、
ｌｂ面直下絶縁膜６．７を介しての寄生容量が発生し、
素子の高周波特性を劣化させている。
とソース領域４、ドレイン領域５との間に、庇部１ａ、
ｌｂ面直下絶縁膜６．７を介しての寄生容量が発生し、
素子の高周波特性を劣化させている。
本発明の課題は、このような問題点を解消することにあ
る。
る。
上記課題を解決するために、本発明の電界効果トランジ
スタは、庇部と基板との間に空間を介在させたものであ
る。
スタは、庇部と基板との間に空間を介在させたものであ
る。
また、このような電界効果トランジスタを製造するため
に、本発明の製造方法は、基板表面にダミーゲートを形
成する工程と、ダミーゲートをマスクにイオン注入を行
いソース領域およびドレイン領域を形成する工程と、基
板表面に多層の絶縁膜を形成する工程と、ダミーゲート
によりゲート部の多層絶縁膜をリフトオフする工程と、
リフトオフにより露出した基板表面からその左右近傍の
多層絶縁膜上に庇状に拡がるゲート電極を形成する工程
と、多層絶縁膜の少なくとも１層を除去してゲート電極
の庇部と基板との間に空間を介在させる工程を含むもの
である。
に、本発明の製造方法は、基板表面にダミーゲートを形
成する工程と、ダミーゲートをマスクにイオン注入を行
いソース領域およびドレイン領域を形成する工程と、基
板表面に多層の絶縁膜を形成する工程と、ダミーゲート
によりゲート部の多層絶縁膜をリフトオフする工程と、
リフトオフにより露出した基板表面からその左右近傍の
多層絶縁膜上に庇状に拡がるゲート電極を形成する工程
と、多層絶縁膜の少なくとも１層を除去してゲート電極
の庇部と基板との間に空間を介在させる工程を含むもの
である。
本発明の電界効果トランジスタによれば、ゲート電極の
庇部と基板との間に空気が介在ｒるので、絶縁膜を介在
させていたときと比べて大幅に寄生容量が減少する。た
とえば、ＳｉＯ２を絶縁膜とした場合、その厚みの半分
を空気にすることにより寄生容量が２層５程度まで減少
する。
庇部と基板との間に空気が介在ｒるので、絶縁膜を介在
させていたときと比べて大幅に寄生容量が減少する。た
とえば、ＳｉＯ２を絶縁膜とした場合、その厚みの半分
を空気にすることにより寄生容量が２層５程度まで減少
する。
また、本発明の製造方法によれば、ゲート電極の庇部直
下の絶縁膜が多層構造となっているので、選択的なエツ
チングにより多層絶縁膜の一部の層を除去するだけで、
ゲート電極の庇部と基板との間に空間が作り出される。
下の絶縁膜が多層構造となっているので、選択的なエツ
チングにより多層絶縁膜の一部の層を除去するだけで、
ゲート電極の庇部と基板との間に空間が作り出される。
第１図（１）は本発明の電界効果トランジスタの一実施
例を示す断面図であり、また、同図（Ａ）〜（Ｈ）はそ
の製造方法の一実施例を示す工程断面図である。
例を示す断面図であり、また、同図（Ａ）〜（Ｈ）はそ
の製造方法の一実施例を示す工程断面図である。
まず、半絶縁性Ｇａ Ａｓ基板１０の表面にレジスト１
１を塗布した後、通常のフォトリソグラフィ工程によっ
て、ｎ型能動層１２となる部分のレジストを除去する。
１を塗布した後、通常のフォトリソグラフィ工程によっ
て、ｎ型能動層１２となる部分のレジストを除去する。
ついで、残されたレジスト膜１１をマスクとしてＳｌの
イオン注入を行う。
イオン注入を行う。
例として、加速電圧を６０ｋｅＶとし、Ｅ型ＦＥＴでは
ドーズ量的１．５Ｘ１０／ロ Ｄ型ＦＥＴでは約２．
４Ｘ１０１２／備２とすれば良い（第１図（Ａ））。
ドーズ量的１．５Ｘ１０／ロ Ｄ型ＦＥＴでは約２．
４Ｘ１０１２／備２とすれば良い（第１図（Ａ））。
次に、レジストＩｌ！１１を除去した後、Ｇａ Ａｓ基
板１０上にプラズマＣＶＤ法によりＳｉ３Ｎ４膜１３を
堆積する。この５１３Ｎ４膜１３は後のアニーリングの
保護膜であると共に、ＦＥＴ製作の全工程を通してＧａ
Ａｓ表面を保護し、デバイス特性のプロセスごとの変
動を抑止するものである。次に、膜厚的１．０μｍのレ
ジスト１４を形成し、その上にスパッタリングにより膜
厚的０．３μｍの５ＩＯ３膜１５を形成する。そしてさ
らにその上に、フォトレジスト１６を形成し、レジスト
１４．５１０２膜１５とともに３層レジスト１７を形成
する。
板１０上にプラズマＣＶＤ法によりＳｉ３Ｎ４膜１３を
堆積する。この５１３Ｎ４膜１３は後のアニーリングの
保護膜であると共に、ＦＥＴ製作の全工程を通してＧａ
Ａｓ表面を保護し、デバイス特性のプロセスごとの変
動を抑止するものである。次に、膜厚的１．０μｍのレ
ジスト１４を形成し、その上にスパッタリングにより膜
厚的０．３μｍの５ＩＯ３膜１５を形成する。そしてさ
らにその上に、フォトレジスト１６を形成し、レジスト
１４．５１０２膜１５とともに３層レジスト１７を形成
する。
３層レジスト１７の形成後は、まず、最上段ＡＺレジス
ト１６のパターンニングを行う（同図（Ｂ））。
ト１６のパターンニングを行う（同図（Ｂ））。
ついで、ＣＦ 十Ｈ２ガスを用いた反応性イ第ンエッチ
ング（ＲＩＥ）により、５１０２膜１５を除去し、そし
てさらに、０２ガスを用いたＲＩＥにより最下段レジス
ト１４を除去する。なお、最下段レジスト１４を除去す
る際に、最上段レジスト１６も同時に除去される。最下
段レジスト１４は５ＩＯ２膜１５に比べてエツチングｉ
Ｌ［が速いのでアンダーカットされ、断面形状がＴ字状
のダミーゲート１８がレジスト１４と５１０２膜１５に
より形成される（同図（Ｃ））。
ング（ＲＩＥ）により、５１０２膜１５を除去し、そし
てさらに、０２ガスを用いたＲＩＥにより最下段レジス
ト１４を除去する。なお、最下段レジスト１４を除去す
る際に、最上段レジスト１６も同時に除去される。最下
段レジスト１４は５ＩＯ２膜１５に比べてエツチングｉ
Ｌ［が速いのでアンダーカットされ、断面形状がＴ字状
のダミーゲート１８がレジスト１４と５１０２膜１５に
より形成される（同図（Ｃ））。
ついで、１字状ダミーゲート１８をマスクに、たとえば
高ドーズ４ Ｘ １０ ”／（至）２ （２００ｋｅＶ
）のＳ１イオン注入を８１３Ｎ４膜１３を通して行い、
ｎ＋ソース領域２０およびｎ＋ドレイン領域２１を形成
する（同図（Ｄ））。
高ドーズ４ Ｘ １０ ”／（至）２ （２００ｋｅＶ
）のＳ１イオン注入を８１３Ｎ４膜１３を通して行い、
ｎ＋ソース領域２０およびｎ＋ドレイン領域２１を形成
する（同図（Ｄ））。
次に、スパッタリングにより５ＩＯ２膜２２ａおよびＳ
ｉＮ膜２２ｂを順次堆積し、表面全体に多層絶縁膜２２
を形成する（同図（Ｅ））。
ｉＮ膜２２ｂを順次堆積し、表面全体に多層絶縁膜２２
を形成する（同図（Ｅ））。
その後、１字状ダミーゲート１８の側壁に付着した多層
絶縁膜２２を除去し、アセトン煮沸またはリムーバによ
り１字状ダミーゲート１８のレジスト１４をリフトオフ
する。そして、ｎ能動層１２およびｎ＋層２０．２１の
活性化を、たとえば８００℃、２０分、Ｎ２雰囲気中の
熱処理により行う（同図（Ｆ））。
絶縁膜２２を除去し、アセトン煮沸またはリムーバによ
り１字状ダミーゲート１８のレジスト１４をリフトオフ
する。そして、ｎ能動層１２およびｎ＋層２０．２１の
活性化を、たとえば８００℃、２０分、Ｎ２雰囲気中の
熱処理により行う（同図（Ｆ））。
次に、ｎ＋層２０．２１上の多層絶縁膜２２および５１
３Ｎ４膜１３を部分的にエツチング除去してｎ＋層２０
．２１の表面を露出させ、ついでオーミック金属Ａｕ
Ｇｅ／Ｎｉ （１０５ＯＡ／２８０＄）を蒸着してリ
フトオフし、４６０℃、３０秒、Ｎ２雰囲気中でシンク
して、ソース電極２３、ドレイン電極２４を形成する（
同図（Ｇ））。
３Ｎ４膜１３を部分的にエツチング除去してｎ＋層２０
．２１の表面を露出させ、ついでオーミック金属Ａｕ
Ｇｅ／Ｎｉ （１０５ＯＡ／２８０＄）を蒸着してリ
フトオフし、４６０℃、３０秒、Ｎ２雰囲気中でシンク
して、ソース電極２３、ドレイン電極２４を形成する（
同図（Ｇ））。
次に、ゲート電極形成部において露出した５１３Ｎ４膜
１３をプラズマエッチし、ＴＩ／Ｐｔ ／Ａｕ （
Ｉ０００Ａ１５００Ａ／１５００Ａ）を蒸着して、ゲー
ト電極２５を形成する（同図（Ｈ））。このとき、蒸着
したゲート金属を、ＧａＡｓ表面だけでなく多層絶縁膜
２２上にも多少拡げて残し、ゲート電極２５に庇部２５
ａ１２５ｂを設ける。
１３をプラズマエッチし、ＴＩ／Ｐｔ ／Ａｕ （
Ｉ０００Ａ１５００Ａ／１５００Ａ）を蒸着して、ゲー
ト電極２５を形成する（同図（Ｈ））。このとき、蒸着
したゲート金属を、ＧａＡｓ表面だけでなく多層絶縁膜
２２上にも多少拡げて残し、ゲート電極２５に庇部２５
ａ１２５ｂを設ける。
最後に、ＣＦ４プラズマエツチングにより、多層絶縁膜
２２のＳｉＮ膜２２ｂを選択的に除去し、庇部２５ａ、
２５ｂの下側に空間２６ａ、２６ｂをつくる。なお、ゲ
ート電極２５のＣＦ４プラズマにおけるＳｉＮ膜２２ｂ
との選択比は十分に大きいので、容易に選択エツチング
ができる。すなわちＰＬ 、Ａｕの選択比はＳｉＮに対
してはほぼ無限大であり、ＴＩは１５と十分大きい。
２２のＳｉＮ膜２２ｂを選択的に除去し、庇部２５ａ、
２５ｂの下側に空間２６ａ、２６ｂをつくる。なお、ゲ
ート電極２５のＣＦ４プラズマにおけるＳｉＮ膜２２ｂ
との選択比は十分に大きいので、容易に選択エツチング
ができる。すなわちＰＬ 、Ａｕの選択比はＳｉＮに対
してはほぼ無限大であり、ＴＩは１５と十分大きい。
第２図は、他の実施例を示す工程断面図である。
この実施例の電界効果トランジスタも、同図（Ｈ）に示
すようにゲート電極３１が庇部３１ａおよび３１ｂを有
し、庇部３１ａおよび３１ｂとソース領域４８およびド
レイン領域４９との間に空間３４ａおよび３４ｂが設け
られている。したがって、その間の寄生容量を小さくす
ることができる。
すようにゲート電極３１が庇部３１ａおよび３１ｂを有
し、庇部３１ａおよび３１ｂとソース領域４８およびド
レイン領域４９との間に空間３４ａおよび３４ｂが設け
られている。したがって、その間の寄生容量を小さくす
ることができる。
以下に、この電界効果トランジスタの製造工程を簡単に
説明する。
説明する。
まず、半絶縁性ＧａＡｓ半導体基板４１上にレジスト４
２によるマスクを形成し、Ｓｉのイオン注入を行って活
性層であるｎ−層４３を形成する（同図（Ａ））。続い
て、ＳｉＮ膜４４およびＳ Ｌ Ｏ２膜４５をＣＶＤ法
を用いて堆積し、その表面にＡｌ１によるゲートパター
ン４６を形成する（同図（Ｂ））。
２によるマスクを形成し、Ｓｉのイオン注入を行って活
性層であるｎ−層４３を形成する（同図（Ａ））。続い
て、ＳｉＮ膜４４およびＳ Ｌ Ｏ２膜４５をＣＶＤ法
を用いて堆積し、その表面にＡｌ１によるゲートパター
ン４６を形成する（同図（Ｂ））。
ついで、ゲートパターン４６をマスクにＳｉＮ膜４４お
よびＳ ｉｏ ２膜４５をエツチング除去してダミーゲ
ート４７を形成する。そして、このダミーゲート４７を
マスクにＳｔをイオン注入してソース領域およびドレイ
ン領域となるｎ＋層４８．４９を形成する（同図（Ｃ）
）。
よびＳ ｉｏ ２膜４５をエツチング除去してダミーゲ
ート４７を形成する。そして、このダミーゲート４７を
マスクにＳｔをイオン注入してソース領域およびドレイ
ン領域となるｎ＋層４８．４９を形成する（同図（Ｃ）
）。
つぎに、ダミーゲート４７の下層のＳｉＮをサイドエツ
チングした後、ダミ−ゲート４７上層のＡｊ７ゲートパ
ターン４６を除去する。そして、表面全体にＳｉＯ２膜
５０をＣＶＤ法により堆積して、表面を保護した状態で
アニール処理を行う（同図（Ｄ））。
チングした後、ダミ−ゲート４７上層のＡｊ７ゲートパ
ターン４６を除去する。そして、表面全体にＳｉＯ２膜
５０をＣＶＤ法により堆積して、表面を保護した状態で
アニール処理を行う（同図（Ｄ））。
続いて、プラズマＣＶＤによりＳｉＮ膜５１およびＳｉ
Ｏ膜５２を堆積して、Ｓ ｉＯ２膜５０、ＳｉＮ膜５１
およびＳ ｉＯ２膜５２による多層絶縁膜層５５を形成
した後、多層絶縁膜層５５に表面平坦化処理を施す（同
図（Ｅ））。
Ｏ膜５２を堆積して、Ｓ ｉＯ２膜５０、ＳｉＮ膜５１
およびＳ ｉＯ２膜５２による多層絶縁膜層５５を形成
した後、多層絶縁膜層５５に表面平坦化処理を施す（同
図（Ｅ））。
その後、ダミーゲートの一部として残されているＳｉＮ
膜４４を除去し、表面全体すなわちＳｉＮ膜４４の除去
により形成された凹部の底面および側面上並びにＳｉＯ
□膜５２上にゲート電極となるＴｉ、Ｐｔ５Ａｕの膜５
５を蒸着する。
膜４４を除去し、表面全体すなわちＳｉＮ膜４４の除去
により形成された凹部の底面および側面上並びにＳｉＯ
□膜５２上にゲート電極となるＴｉ、Ｐｔ５Ａｕの膜５
５を蒸着する。
その後、将来ゲート電極の庇部となる部分が開口したレ
ジストパターンを形成し、開口部に金メツキ５６を施し
、レジストパターンを除去する（同図（Ｆ））。その後
、金メツキ部５６の外側のＳ Ｌ Ｏ２膜５２上に拡が
っているゲート金属５５の不要な部分を除去し、同図（
Ｇ）に示すような３１の庇部３１ａおよび３１ｂを有す
るゲート電極３１を形成する。
ジストパターンを形成し、開口部に金メツキ５６を施し
、レジストパターンを除去する（同図（Ｆ））。その後
、金メツキ部５６の外側のＳ Ｌ Ｏ２膜５２上に拡が
っているゲート金属５５の不要な部分を除去し、同図（
Ｇ）に示すような３１の庇部３１ａおよび３１ｂを有す
るゲート電極３１を形成する。
つぎに、イオンミリングにより、ｎ 層４８．４９上ノ
Ｓ ｔ Ｏ２膜ｒ５０、ＳｉＮ膜５１およびＳ ｉＯ２
膜５２を部分的に除去し、ｎ＋層４８．４９上にＡ ｕ
Ｇ ｅ ／ Ｎ ｉ ／ Ａ ｕからなるオーミック
電極５３．５４を形成する（同図（Ｇ））。
Ｓ ｔ Ｏ２膜ｒ５０、ＳｉＮ膜５１およびＳ ｉＯ２
膜５２を部分的に除去し、ｎ＋層４８．４９上にＡ ｕ
Ｇ ｅ ／ Ｎ ｉ ／ Ａ ｕからなるオーミック
電極５３．５４を形成する（同図（Ｇ））。
そして最後に、ゲート電極３１の庇部３１ａおよび３１
ｂと基板との間に介在するＳ ｉｏ ２膜５０、ＳｉＮ
膜５１およびＳ ｔ Ｏ２膜５２のうちのＳｉＮ膜５１
のみをＣＦ４プラズマエツチングにより選択的に除去し
て、空間３４ａおよび３４ｂを作り出す。
ｂと基板との間に介在するＳ ｉｏ ２膜５０、ＳｉＮ
膜５１およびＳ ｔ Ｏ２膜５２のうちのＳｉＮ膜５１
のみをＣＦ４プラズマエツチングにより選択的に除去し
て、空間３４ａおよび３４ｂを作り出す。
本実施例の電界効果トランジスタの場合は、ゲート電極
３１の庇部３１ａおよび３１ｂが５１０２膜により補強
された構造となっている。
３１の庇部３１ａおよび３１ｂが５１０２膜により補強
された構造となっている。
以上説明したように、本発明の電界効果トランジスタに
よれば、ゲート電極に庇部を残してゲート抵抗を低く抑
えたまま、寄生容量を減少させることができる。したが
って、高周波特性を大幅に改善することができる。また
、本発明の製造方法によれば、ゲート電極の庇部直下の
絶縁膜を多層構造とし、選択的なエツチングにより多層
絶縁膜の一部の層を除去するという簡単な工程を従来工
程に付加するだけで、高周波特性の優れた本発明の電界
効果トランジスタを製造することができる。
よれば、ゲート電極に庇部を残してゲート抵抗を低く抑
えたまま、寄生容量を減少させることができる。したが
って、高周波特性を大幅に改善することができる。また
、本発明の製造方法によれば、ゲート電極の庇部直下の
絶縁膜を多層構造とし、選択的なエツチングにより多層
絶縁膜の一部の層を除去するという簡単な工程を従来工
程に付加するだけで、高周波特性の優れた本発明の電界
効果トランジスタを製造することができる。
【図面の簡単な説明】
第１図は、本発明の一実施例を示す工程断面図、第２図
は、他の実施例を示す工程断面図、第３図は、従来の高
周波用電界効果トランジスタの構造を示す断面図である
。 １０．４１−・・半絶縁性Ｇａ Ａｓ基板、１２．４３
・・・能動層、１８．４７・・・ダミーゲート、２０．
４８・・・ｎ＋ソース領域、２１．４９・・・ｎ＋ ド
レイン領域、２２．５５・・・多層絶縁膜、２３．５３
・・・ソース電極、２４．５４・・・ドレイン電極、２
５．３１ ・＝ゲート電極、２５ａ、２５ｂ、３１ａ。 ３１ ｂ−＝−庇部、２６ａ、２６ｂ、３４ａ、３４ｂ
・・・空間。 第】 図（］） 第１実施例（後半） 第１ 図（２） 藺 第２実施例（後半） 第２図（２） 従 来 技 術 第 図
は、他の実施例を示す工程断面図、第３図は、従来の高
周波用電界効果トランジスタの構造を示す断面図である
。 １０．４１−・・半絶縁性Ｇａ Ａｓ基板、１２．４３
・・・能動層、１８．４７・・・ダミーゲート、２０．
４８・・・ｎ＋ソース領域、２１．４９・・・ｎ＋ ド
レイン領域、２２．５５・・・多層絶縁膜、２３．５３
・・・ソース電極、２４．５４・・・ドレイン電極、２
５．３１ ・＝ゲート電極、２５ａ、２５ｂ、３１ａ。 ３１ ｂ−＝−庇部、２６ａ、２６ｂ、３４ａ、３４ｂ
・・・空間。 第】 図（］） 第１実施例（後半） 第１ 図（２） 藺 第２実施例（後半） 第２図（２） 従 来 技 術 第 図
Claims (1)
- 【特許請求の範囲】 １、ゲート電極の上端部がゲート長方向両側に庇状に拡
がっている電界効果トランジスタにおいて、前記底部と
基板との間に少なくとも空間が介在している電界効果ト
ランジスタ。 ２、基板表面にダミーゲートを形成する工程と、ダミー
ゲートをマスクにイオン注入を行いソース領域およびド
レイン領域を形成する工程と、基板表面に多層の絶縁膜
を形成する工程と、ダミーゲートによりゲート部の多層
絶縁膜をリフトオフする工程と、リフトオフにより露出
した基板表面からその左右近傍の多層絶縁膜上に庇状に
拡がるゲート電極を形成する工程と、多層絶縁膜の少な
くとも１層を除去してゲート電極の庇部と基板との間に
空間を介在させる工程を含む電界効果トランジスタの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16935688A JPH0218942A (ja) | 1988-07-07 | 1988-07-07 | 電界効果トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16935688A JPH0218942A (ja) | 1988-07-07 | 1988-07-07 | 電界効果トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0218942A true JPH0218942A (ja) | 1990-01-23 |
Family
ID=15885059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16935688A Pending JPH0218942A (ja) | 1988-07-07 | 1988-07-07 | 電界効果トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0218942A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5296728A (en) * | 1990-02-26 | 1994-03-22 | Rohm Co., Ltd. | Compound semiconductor device with different gate-source and gate-drain spacings |
| JP2013500606A (ja) * | 2009-07-27 | 2013-01-07 | クリー インコーポレイテッド | Ｉｉｉ族窒化物半導体デバイス及びその製造方法 |
-
1988
- 1988-07-07 JP JP16935688A patent/JPH0218942A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5296728A (en) * | 1990-02-26 | 1994-03-22 | Rohm Co., Ltd. | Compound semiconductor device with different gate-source and gate-drain spacings |
| JP2013500606A (ja) * | 2009-07-27 | 2013-01-07 | クリー インコーポレイテッド | Ｉｉｉ族窒化物半導体デバイス及びその製造方法 |
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