JPH03218641A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH03218641A JPH03218641A JP2007868A JP786890A JPH03218641A JP H03218641 A JPH03218641 A JP H03218641A JP 2007868 A JP2007868 A JP 2007868A JP 786890 A JP786890 A JP 786890A JP H03218641 A JPH03218641 A JP H03218641A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- gate
- forming
- layer
- overgate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/061—Manufacture or treatment of FETs having Schottky gates
- H10D30/0618—Manufacture or treatment of FETs having Schottky gates of lateral Schottky gate FETs having multiple independently-addressable gate electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/012—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor
- H10D64/0124—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor to Group III-V semiconductors
- H10D64/0125—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor to Group III-V semiconductors characterised by the sectional shape, e.g. T or inverted T
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/012—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor
- H10D64/0124—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor to Group III-V semiconductors
- H10D64/0125—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor to Group III-V semiconductors characterised by the sectional shape, e.g. T or inverted T
- H10D64/0126—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor to Group III-V semiconductors characterised by the sectional shape, e.g. T or inverted T the sectional shape being asymmetrical
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/013—Manufacturing their source or drain regions, e.g. silicided source or drain regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/05—Manufacture or treatment characterised by using material-based technologies using Group III-V technology
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/86—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of Schottky-barrier gate FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0135—Manufacturing their gate conductors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0149—Manufacturing their interconnections or electrodes, e.g. source or drain electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0163—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including enhancement-mode IGFETs and depletion-mode IGFETs
Landscapes
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
半導体装置及びその製造方法、特にＧ ａ Ａ ｓ等の
化合物半導体系の半導体装置及びその製造方法に関し、 ゲート電極の断面積を増大させると共に接続のための専
用領域を必要としない半導体装置及びその製造方法を提
供することを目的とし、半導体基板上の活性層上に、ゲ
ート電極を挟んで第１の電極及び第２の＠’／ｆｉが相
対して形成された半導体装置において、前記ゲート電極
が、前記第１の電極及び第２の電極間の前記活性層にコ
ンタクトするゲートコンタクト部と、前記ゲートコンタ
クト部の上部に接続され、少なくとも前記第１の電極上
方まで延び、前記第１の電極にコンタクトするオーバゲ
ート部とを有するように構成する。
化合物半導体系の半導体装置及びその製造方法に関し、 ゲート電極の断面積を増大させると共に接続のための専
用領域を必要としない半導体装置及びその製造方法を提
供することを目的とし、半導体基板上の活性層上に、ゲ
ート電極を挟んで第１の電極及び第２の＠’／ｆｉが相
対して形成された半導体装置において、前記ゲート電極
が、前記第１の電極及び第２の電極間の前記活性層にコ
ンタクトするゲートコンタクト部と、前記ゲートコンタ
クト部の上部に接続され、少なくとも前記第１の電極上
方まで延び、前記第１の電極にコンタクトするオーバゲ
ート部とを有するように構成する。
［産業上の利用分野］
本発明は半導体装置及びその製造方法、特にＧａＡｓ等
の化合物半導体系の半導体装置及びその製造方法に関す
る。
の化合物半導体系の半導体装置及びその製造方法に関す
る。
化合物半導体系の半導体装置は、シリコン系のＭＯＳ半
導体装置に比べて、高速性能において優れているため活
発に開発が進められている。ゲート長を短くして高速化
すると共に、素子を微細化して高集積化することが開発
の主たる目標である。
導体装置に比べて、高速性能において優れているため活
発に開発が進められている。ゲート長を短くして高速化
すると共に、素子を微細化して高集積化することが開発
の主たる目標である。
［従来の技術］
化合物半導体系のデジタル回路においては、高速化、・
高集積化が実現できるものとして一般にＤＣ Ｆ Ｌ
（Ｄｉｒｅｃｔ Ｃｏｕｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ
）回路が用いられている． ＤＣＦＬ回路の基本回路であるインバータ回路を第７図
に示す。
高集積化が実現できるものとして一般にＤＣ Ｆ Ｌ
（Ｄｉｒｅｃｔ Ｃｏｕｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ
）回路が用いられている． ＤＣＦＬ回路の基本回路であるインバータ回路を第７図
に示す。
インバータ回路は、Ｅ（エンハンスメント）形ＦＥＴ２
に負荷としてＤ（デプレッション）形ＦＥＴ４が接続さ
れた構成となっている。Ｅ形ＦＥＴ２のソースＳは接地
され、ドレインＤはＤ形ＦＥＴ４のソースＳに接続され
ている。Ｄ形ＦＥＴ４のゲートＧはソースＳに接続され
、ドレインＤに電源電圧■。０が印加されている。入力
信号ＶＩＮはＥ形ＦＥＴ２のゲートＧから入力され、Ｅ
形ＦＥＴ２のドレインＤとＤ形ＦＥＴ４’のソースＳの
共通接続点から反転された出力信号ＶｏＩＪＴが出力さ
れる。
に負荷としてＤ（デプレッション）形ＦＥＴ４が接続さ
れた構成となっている。Ｅ形ＦＥＴ２のソースＳは接地
され、ドレインＤはＤ形ＦＥＴ４のソースＳに接続され
ている。Ｄ形ＦＥＴ４のゲートＧはソースＳに接続され
、ドレインＤに電源電圧■。０が印加されている。入力
信号ＶＩＮはＥ形ＦＥＴ２のゲートＧから入力され、Ｅ
形ＦＥＴ２のドレインＤとＤ形ＦＥＴ４’のソースＳの
共通接続点から反転された出力信号ＶｏＩＪＴが出力さ
れる。
高速化のためにゲート長を短くした従来のインバータ回
路を第８図に示す．同図（ａ）は平面図であり、同図（
ｂ）はＡ．−Ａ′線断面図である．半絶縁性ＧａＡｓ基
板１０上にｉ型Ｇ ａ Ａ ｓバッファ層１２が形成さ
れ、ｌ型ＧａＡｓバッファ層１２上にｎ型ＧａＡｓ活性
層１４が形成されている。素子形成領域は酸素イオンを
注入した不活性領域１６により画定されている。ｎ型Ｇ
ａＡｓ活性層１４上にはソース電極１８と共通電極１９
とドレイン＄［！２０が形成されている。ソース電極１
８と共通電極１９間にＥ形ＦＥＴ２のゲート電極２２が
形成され、共通電極１９とドレイン電極２０間にＤ形Ｆ
ＥＴ４のゲート電極２３が形成されている。共通電極１
９は、Ｅ形ＦＥＴ２のドレイン電極であると共に、Ｄ形
ＦＥＴ４のソース電極でもある。
路を第８図に示す．同図（ａ）は平面図であり、同図（
ｂ）はＡ．−Ａ′線断面図である．半絶縁性ＧａＡｓ基
板１０上にｉ型Ｇ ａ Ａ ｓバッファ層１２が形成さ
れ、ｌ型ＧａＡｓバッファ層１２上にｎ型ＧａＡｓ活性
層１４が形成されている。素子形成領域は酸素イオンを
注入した不活性領域１６により画定されている。ｎ型Ｇ
ａＡｓ活性層１４上にはソース電極１８と共通電極１９
とドレイン＄［！２０が形成されている。ソース電極１
８と共通電極１９間にＥ形ＦＥＴ２のゲート電極２２が
形成され、共通電極１９とドレイン電極２０間にＤ形Ｆ
ＥＴ４のゲート電極２３が形成されている。共通電極１
９は、Ｅ形ＦＥＴ２のドレイン電極であると共に、Ｄ形
ＦＥＴ４のソース電極でもある。
ｎ型ＧａＡｓ活性層１４のゲート電［！２２及びゲート
電極２３下の部分はエッチングされてリセスゲート構遣
をしているが、Ｅ形ＦＥＴ２のゲート電極２２のリセス
のほうがＤ形ＦＥ７４のゲート電極２３より少し深く形
成されている。
電極２３下の部分はエッチングされてリセスゲート構遣
をしているが、Ｅ形ＦＥＴ２のゲート電極２２のリセス
のほうがＤ形ＦＥ７４のゲート電極２３より少し深く形
成されている。
［発明が解決しようとする課題］
従来のインバータ回路では、ゲート長を短くするために
ゲート電極２２、２３は細く形成されて断面積が小さく
なっている．しかも、デジタル回路において高速化、高
集積化が実現できるＤＣＦし回路では、ゲート電極２２
、２３に比較的大きな電流が流れる．このため、高速化
しようとすると、ゲート電［！２２に流れる電流密度が
非常に増大し、素子の信頼性が損なわれるという問題が
あった。
ゲート電極２２、２３は細く形成されて断面積が小さく
なっている．しかも、デジタル回路において高速化、高
集積化が実現できるＤＣＦし回路では、ゲート電極２２
、２３に比較的大きな電流が流れる．このため、高速化
しようとすると、ゲート電［！２２に流れる電流密度が
非常に増大し、素子の信頼性が損なわれるという問題が
あった。
また、従来のインバータ回路では、第８図（ａ）から明
らかなように、入力信号■、を入力するために、Ｅ形Ｆ
ＥＴ２のゲート電極２２を素子形成領域外まで引出して
コンタクトホールを形成したり、Ｄ形ＦＥＴ４のゲート
電ｆｉ２３と共通電極１９を接続するための配線層２４
を素子形成領域外に設けたり、出力信号ＶＯｔｌＴを取
出すためのコンタクトホールを配線層２４に形成しなり
する必要がある。このように従来のインバータ回路では
、素子形成領域外にコンタクトホールや配線のための領
域が必要であるため、高集積化することが困難であると
いう問題があった。
らかなように、入力信号■、を入力するために、Ｅ形Ｆ
ＥＴ２のゲート電極２２を素子形成領域外まで引出して
コンタクトホールを形成したり、Ｄ形ＦＥＴ４のゲート
電ｆｉ２３と共通電極１９を接続するための配線層２４
を素子形成領域外に設けたり、出力信号ＶＯｔｌＴを取
出すためのコンタクトホールを配線層２４に形成しなり
する必要がある。このように従来のインバータ回路では
、素子形成領域外にコンタクトホールや配線のための領
域が必要であるため、高集積化することが困難であると
いう問題があった。
本発明は上記事情を考慮してなされたもので、ゲート電
極の断面積を増大させると共に接続のための専用領域を
必要としない半導体装置及びその製造方法を提供するこ
とを目的とする．［課題を解決するための手段］ 上記目的は、半導体基板上の活性層上に、ゲート電極を
挟んで第１の電極及び第２の電極が相対して形成された
半導体装置において、前記ゲート電極が、前記第１の電
極及び第２の電極間の前記活性層にコンタクトするゲー
トコンタクト部と、前記ゲートコンタクト部の上部に接
続され、少なくとも前記第１の電極上方まで延び、前記
第１の電極にコンタクトするオーバゲート部とを有する
ことを特徴とする半導体装置によって達成される．また
、上記目的は、半導体基板上の素子形成領域に活性層を
形成する工程と、前記活性層上に第１の電極及び第２の
電極を形成する工程と、前記第１の電極及び第２の電極
間の活性層にコンタクトし、前記第１の電極及び第２の
電極より高い位置まで達するゲート電極のゲートコンタ
クト部を形成する工程と、前記第１の電極、第２の電極
、及びゲートコンタクト部を埋込み平坦化する平坦化層
を形成する工程と、前記平坦化層をエッチングして前記
ゲートコンタクト部上端を露出する工程と、前記平坦化
層に、前記第１の電極に達するコンタクトホールを形成
する工程と、前記平坦化層上に、前記ゲートコンタクト
部の上部に接続され、少なくとも前記第１の電極上方ま
で延び、前記第１の電極に前記コンタクトホールを介し
てコンタクトするオーバゲート部を形成する工程とを有
することを特徴とする半導体装置の製造方法によって達
成される。
極の断面積を増大させると共に接続のための専用領域を
必要としない半導体装置及びその製造方法を提供するこ
とを目的とする．［課題を解決するための手段］ 上記目的は、半導体基板上の活性層上に、ゲート電極を
挟んで第１の電極及び第２の電極が相対して形成された
半導体装置において、前記ゲート電極が、前記第１の電
極及び第２の電極間の前記活性層にコンタクトするゲー
トコンタクト部と、前記ゲートコンタクト部の上部に接
続され、少なくとも前記第１の電極上方まで延び、前記
第１の電極にコンタクトするオーバゲート部とを有する
ことを特徴とする半導体装置によって達成される．また
、上記目的は、半導体基板上の素子形成領域に活性層を
形成する工程と、前記活性層上に第１の電極及び第２の
電極を形成する工程と、前記第１の電極及び第２の電極
間の活性層にコンタクトし、前記第１の電極及び第２の
電極より高い位置まで達するゲート電極のゲートコンタ
クト部を形成する工程と、前記第１の電極、第２の電極
、及びゲートコンタクト部を埋込み平坦化する平坦化層
を形成する工程と、前記平坦化層をエッチングして前記
ゲートコンタクト部上端を露出する工程と、前記平坦化
層に、前記第１の電極に達するコンタクトホールを形成
する工程と、前記平坦化層上に、前記ゲートコンタクト
部の上部に接続され、少なくとも前記第１の電極上方ま
で延び、前記第１の電極に前記コンタクトホールを介し
てコンタクトするオーバゲート部を形成する工程とを有
することを特徴とする半導体装置の製造方法によって達
成される。
さらに、上記目的は、半導体基板上の素子形成領域に活
性層を形成する工程と、前記活性層上に第２の電極を形
成する工程と、前記活性層上に第２の電極より厚い第１
の電極を形成する工程と、前記第１の電極及び第２の電
極間の活性層にコンタクトし、前記第２のｔｉより高い
位置まで達するゲート電極のゲートコンタクト部を形成
する工程と、前記第１の電極、第２の電極、及びゲート
コンタクト部を埋込み平坦化する平坦化層を形成する工
程と、前記平坦化層をエッチングして、前記第１の電極
上面及び前記ゲートコンタクト部上端を露出する工程と
、前記平坦化層上に、前記ゲートコンタクト部の上部に
接続され、第１の電極上方まで延び、前記第２の電極よ
り厚い第１の電極に直接コンタクトするオーバゲート部
を形成する工程とを有することを特徴とする半導体装置
の製造方法によって達成される。
性層を形成する工程と、前記活性層上に第２の電極を形
成する工程と、前記活性層上に第２の電極より厚い第１
の電極を形成する工程と、前記第１の電極及び第２の電
極間の活性層にコンタクトし、前記第２のｔｉより高い
位置まで達するゲート電極のゲートコンタクト部を形成
する工程と、前記第１の電極、第２の電極、及びゲート
コンタクト部を埋込み平坦化する平坦化層を形成する工
程と、前記平坦化層をエッチングして、前記第１の電極
上面及び前記ゲートコンタクト部上端を露出する工程と
、前記平坦化層上に、前記ゲートコンタクト部の上部に
接続され、第１の電極上方まで延び、前記第２の電極よ
り厚い第１の電極に直接コンタクトするオーバゲート部
を形成する工程とを有することを特徴とする半導体装置
の製造方法によって達成される。
［作用］
本発明によれば、ゲート電極のオーバゲート部が第１の
電極又は第２の電極上方に延びているため、第１のｔｉ
及び第２の電極をゲートコンタクト部に近づけることが
でき、オーバゲート部を設けて断面積を大きくしても、
ソース抵抗が増大して素子特性が劣化することがない． ［実施例コ 本発・明の第１の実施例による半導体装置を第１図を用
いて説明する。同図（ａ）は平面図であり、同図（ｂ）
はｃ−ｃ’線断面図であり、同図（Ｃ）はＢ−Ｂ′線断
面図であり、同図ｆｄ）はＡ−Ａ’線断面図である。従
来の半導体装置と同一の構成要素には同一の符号を付し
て説明を省略又は簡略にする。
電極又は第２の電極上方に延びているため、第１のｔｉ
及び第２の電極をゲートコンタクト部に近づけることが
でき、オーバゲート部を設けて断面積を大きくしても、
ソース抵抗が増大して素子特性が劣化することがない． ［実施例コ 本発・明の第１の実施例による半導体装置を第１図を用
いて説明する。同図（ａ）は平面図であり、同図（ｂ）
はｃ−ｃ’線断面図であり、同図（Ｃ）はＢ−Ｂ′線断
面図であり、同図ｆｄ）はＡ−Ａ’線断面図である。従
来の半導体装置と同一の構成要素には同一の符号を付し
て説明を省略又は簡略にする。
本実施例においても、従来と同様に半絶縁性ＧａＡｓ基
板１０上にｉ型ＧａＡｓバッファ層１２、ｎ型ＧａＡｓ
活性層１４が形成され、素子形成領域は不活性領域１６
により画定されている。ｎ型ＧａＡｓ活性層１４上の第
１の電極であるソース電［１ｌ８と共通′ｔｈ極１９間
、共通電極ｌ９と第２の電極であるドレイン電極２０間
に本実施例の特徴であるゲート″電極３０、３１が形成
されている。
板１０上にｉ型ＧａＡｓバッファ層１２、ｎ型ＧａＡｓ
活性層１４が形成され、素子形成領域は不活性領域１６
により画定されている。ｎ型ＧａＡｓ活性層１４上の第
１の電極であるソース電［１ｌ８と共通′ｔｈ極１９間
、共通電極ｌ９と第２の電極であるドレイン電極２０間
に本実施例の特徴であるゲート″電極３０、３１が形成
されている。
Ｅ形ＦＥＴ２のゲート電極３０は、ゲートコンタクト部
３０ａとオーバゲート部３０ｂにより構成され、断面Ｔ
字型形状をしている．ゲートコンタクト部３０ａは、ソ
ース電極１８及び共通電極１９間のｎ型ＧａＡｓ活性層
１４にコンタクトしている。オーバゲート部３０ｂは、
ゲートコンタクト部３０ａの上部に接続し、絶縁層３２
を介して主に左側のソース電極１８上方に延びている．
Ｄ形ＦＥＴ２のゲート電極３１は、ゲートコンタクト部
３１ａとオーバゲート部３ｌｂにより構成され、断面Ｔ
字型形状をしている。ゲートコンタクト部３１ａは、共
通電ｆ！１９及びドレイン電極２０間のｎ型ＧａＡｓ活
性層１４にコンタクトしている。オーバゲート部３ｌｂ
は、ゲートコンタクト部３１ａの上部に接続し、絶縁層
３２を介して共通電極１９及びドレイン電極２０上方に
左右に延びている。
３０ａとオーバゲート部３０ｂにより構成され、断面Ｔ
字型形状をしている．ゲートコンタクト部３０ａは、ソ
ース電極１８及び共通電極１９間のｎ型ＧａＡｓ活性層
１４にコンタクトしている。オーバゲート部３０ｂは、
ゲートコンタクト部３０ａの上部に接続し、絶縁層３２
を介して主に左側のソース電極１８上方に延びている．
Ｄ形ＦＥＴ２のゲート電極３１は、ゲートコンタクト部
３１ａとオーバゲート部３ｌｂにより構成され、断面Ｔ
字型形状をしている。ゲートコンタクト部３１ａは、共
通電ｆ！１９及びドレイン電極２０間のｎ型ＧａＡｓ活
性層１４にコンタクトしている。オーバゲート部３ｌｂ
は、ゲートコンタクト部３１ａの上部に接続し、絶縁層
３２を介して共通電極１９及びドレイン電極２０上方に
左右に延びている。
しかも、本実施例では、第１図ｆｄ）から明らかなよう
に、共通電極１９上方の絶縁層３２にコンタクトホール
が形成され、オーバゲート部３ｌｂがこのコンタクトホ
ールを介して共通電極１９に接続されている．すなわち
、本実施例は、オーバゲート部３ｌｂが、ゲート電極３
１の断面積を増大させると共に、Ｄ形ＦＥＴ４における
ゲート電極３１とソース電ｔｉ（共通電極）１９との接
続も行っている点に特徴がある。
に、共通電極１９上方の絶縁層３２にコンタクトホール
が形成され、オーバゲート部３ｌｂがこのコンタクトホ
ールを介して共通電極１９に接続されている．すなわち
、本実施例は、オーバゲート部３ｌｂが、ゲート電極３
１の断面積を増大させると共に、Ｄ形ＦＥＴ４における
ゲート電極３１とソース電ｔｉ（共通電極）１９との接
続も行っている点に特徴がある。
オーバゲート部３ｉｂ上には絶縁層３４を介して配線層
３６が形成されている。配線層３６ａは入力信号ＶＩＮ
を入力するためのもので、第１図（ｂ）に示すように、
Ｅ形ＦＥＴ２のゲート電極３０のオーバゲート部３０ｂ
にコンタクトしている。
３６が形成されている。配線層３６ａは入力信号ＶＩＮ
を入力するためのもので、第１図（ｂ）に示すように、
Ｅ形ＦＥＴ２のゲート電極３０のオーバゲート部３０ｂ
にコンタクトしている。
配線層３６ｂは電源電圧■ＤＤを印加するためのもので
、第１図（Ｃ）に示すように、Ｄ形ＦＥＴ４のドレイン
電極２０にコンタクトしている。配線層３６ｃは出力信
号Ｖ。Ｕエを取出すためのもので、第１図（ｄ）に示す
ように、Ｄ形ＦＥＴ４のゲート電極３１のオーバゲート
部３ｌｂにコンタクトしている。すなわち、本実施例は
、ゲート＄４３０３１のオーバゲート部３０ｂ、３ｌｂ
が広いためコンタクトホールを介して素子形成領域上方
で上層の配線層３６にコンタクトする点にも特徴がある
。
、第１図（Ｃ）に示すように、Ｄ形ＦＥＴ４のドレイン
電極２０にコンタクトしている。配線層３６ｃは出力信
号Ｖ。Ｕエを取出すためのもので、第１図（ｄ）に示す
ように、Ｄ形ＦＥＴ４のゲート電極３１のオーバゲート
部３ｌｂにコンタクトしている。すなわち、本実施例は
、ゲート＄４３０３１のオーバゲート部３０ｂ、３ｌｂ
が広いためコンタクトホールを介して素子形成領域上方
で上層の配線層３６にコンタクトする点にも特徴がある
。
このように本実施例によれば、まず、ゲート電極のオー
バゲート部がソース電極、共通電極及びドレイン電極の
上層であるなめ、オーバゲート部と接触することを考慮
することなく、ソース電極共通電極及びドレイン電極を
ゲートコンタクト部に近づけることができる。したがっ
て、オーバゲート部を設けて断面積を大きくしても、ソ
ース抵抗が増大して素子特性が劣化することがない。
バゲート部がソース電極、共通電極及びドレイン電極の
上層であるなめ、オーバゲート部と接触することを考慮
することなく、ソース電極共通電極及びドレイン電極を
ゲートコンタクト部に近づけることができる。したがっ
て、オーバゲート部を設けて断面積を大きくしても、ソ
ース抵抗が増大して素子特性が劣化することがない。
まな、本実施例によれば、オーバゲート部を直下のソー
ス電極にコンタクトさせることにより特別の領域を要す
ることなくゲート電極とソース電極を接続することかで
きる。
ス電極にコンタクトさせることにより特別の領域を要す
ることなくゲート電極とソース電極を接続することかで
きる。
さらに、本実施例によれば、ゲート電極のオーバゲート
部が広いので素子形成領域上方で上層の配線層にコンタ
クトすることができ、特別の領域を要することなく配線
層に接続することができる．本発明の第１の実施例によ
る半導体装置の製造方法を第２図を用いて説明する． まず、半絶縁性ＧａＡｓ基板１０上に、厚さ約１０００
０人のｉ型ＧａＡｓバッファ層１２、不純物濃度が５
． ０ Ｘ １ ０ １７ｃ ｍづで厚さ約２０００人
のｎ型ＧａＡｓ活性層１４を順番にエビタキシャル成長
させる．次に、素子形成領域を約１．５μｍ・厚のレジ
スト層４０でマスクして、酸素イオンを２．０ＸＩＯ”
ｃｍ− １５０ｋｅＶの条件でイオン注入し、素子形
成領域外に不活性領域１６を形成して素子分離を行う（
第２図（ａ））。
部が広いので素子形成領域上方で上層の配線層にコンタ
クトすることができ、特別の領域を要することなく配線
層に接続することができる．本発明の第１の実施例によ
る半導体装置の製造方法を第２図を用いて説明する． まず、半絶縁性ＧａＡｓ基板１０上に、厚さ約１０００
０人のｉ型ＧａＡｓバッファ層１２、不純物濃度が５
． ０ Ｘ １ ０ １７ｃ ｍづで厚さ約２０００人
のｎ型ＧａＡｓ活性層１４を順番にエビタキシャル成長
させる．次に、素子形成領域を約１．５μｍ・厚のレジ
スト層４０でマスクして、酸素イオンを２．０ＸＩＯ”
ｃｍ− １５０ｋｅＶの条件でイオン注入し、素子形
成領域外に不活性領域１６を形成して素子分離を行う（
第２図（ａ））。
次に、フォトレジスト又はＥＢレジストを塗布してレジ
スト層４２を形成した後、所定形状にパターニングして
、第１の電極であるソース電極、共通電極及び第２の電
極であるドレイン電極を形成するためのマスクを形成し
、約３０００ＡのＡｕ Ｇ ｅ ／ Ａ ｕ層４４を真
空蒸着する（第２図（ｂ））。
スト層４２を形成した後、所定形状にパターニングして
、第１の電極であるソース電極、共通電極及び第２の電
極であるドレイン電極を形成するためのマスクを形成し
、約３０００ＡのＡｕ Ｇ ｅ ／ Ａ ｕ層４４を真
空蒸着する（第２図（ｂ））。
蒸着後にレジスト層４２を除去して不要なＡｕＧｅ ／
Ａ ｕ層４４をリフトオフする。その後、４５？゜Ｃ
で約１分間加熱してＡ ｕ Ｇ ｅ ／ Ａ ｕ層４４
を合金化し、ｎ型ＧａＡｓ活性層１４にオーミック接触
したソース電極１８、共通電極１９及びドレイン電極２
０を形成する。
Ａ ｕ層４４をリフトオフする。その後、４５？゜Ｃ
で約１分間加熱してＡ ｕ Ｇ ｅ ／ Ａ ｕ層４４
を合金化し、ｎ型ＧａＡｓ活性層１４にオーミック接触
したソース電極１８、共通電極１９及びドレイン電極２
０を形成する。
次に、ＥＢレジストを塗布してレジスト層４６を形成し
、Ｄ形ＦＥＴ４のゲート電極３１形成のために約０．２
μｍ幅のパターンを開口する。その後、ＨＰ，Ｈ２ ０
２ 、Ｈ２ ０をエッチャントとしてｎ型ＧａＡｓ活性
層１４を約１００ＯＡだけリセスエッチングして、ゲー
ト電極が形成される部分に凹み（リセス）を形成する（
第２図（Ｃ））．なお、フロン１２（ＣＣｊ■Ｆ２）を
エッチャントとするＲＩＥによってリセスエッチングし
てもよい。
、Ｄ形ＦＥＴ４のゲート電極３１形成のために約０．２
μｍ幅のパターンを開口する。その後、ＨＰ，Ｈ２ ０
２ 、Ｈ２ ０をエッチャントとしてｎ型ＧａＡｓ活性
層１４を約１００ＯＡだけリセスエッチングして、ゲー
ト電極が形成される部分に凹み（リセス）を形成する（
第２図（Ｃ））．なお、フロン１２（ＣＣｊ■Ｆ２）を
エッチャントとするＲＩＥによってリセスエッチングし
てもよい。
次に、レジスト層４６をマスクとして例えばアルミニウ
ム層４８を約６０００Ａ蒸着する。レジスト層４６上と
共にｎ型ＧａＡｓ活性層１４のリセス部分にもアルミニ
ウム層４８が形成される（第２図（ｄ））。
ム層４８を約６０００Ａ蒸着する。レジスト層４６上と
共にｎ型ＧａＡｓ活性層１４のリセス部分にもアルミニ
ウム層４８が形成される（第２図（ｄ））。
次に、レジスト層４６を除去すると、不用部分のアルミ
ニウム層４８がリフトオフにより除去され、共通ｔ極１
９及びドレイン電極２０より先端が高い位置まで達する
ゲートコンタクト部３１ａが形成される（第２図（ｅ）
）。続いて、再びＥＢレジストを塗布してレジスト層５
０を形成し、Ｅ形ＦＥＴ２のゲート電極３０形成のため
に約０．２μｍ幅のパターンを開口する。その後、ＨＦ
，Ｈ２ ０２ 、Ｈ２ ０をエツチャントとしてｎ型Ｇ
ａＡＳ活性・層１４を約１４００人だけリセスエッチン
グして、ゲート電’ｆ！ｉｉ ３ ０が形成される部分
に少し深い凹み《リセス》を形成する（第２図（ｅ））
．次に、レジスト層５０をマスクとして例えばアルミニ
ウム層５２を約６０００Ａ蒸着する。レジスト層５０上
と共にｎ型ＧａＡｓ活性層１４のリセス部分にもアルミ
ニウム層５２が形成される（第２図（ｆ））。
ニウム層４８がリフトオフにより除去され、共通ｔ極１
９及びドレイン電極２０より先端が高い位置まで達する
ゲートコンタクト部３１ａが形成される（第２図（ｅ）
）。続いて、再びＥＢレジストを塗布してレジスト層５
０を形成し、Ｅ形ＦＥＴ２のゲート電極３０形成のため
に約０．２μｍ幅のパターンを開口する。その後、ＨＦ
，Ｈ２ ０２ 、Ｈ２ ０をエツチャントとしてｎ型Ｇ
ａＡＳ活性・層１４を約１４００人だけリセスエッチン
グして、ゲート電’ｆ！ｉｉ ３ ０が形成される部分
に少し深い凹み《リセス》を形成する（第２図（ｅ））
．次に、レジスト層５０をマスクとして例えばアルミニ
ウム層５２を約６０００Ａ蒸着する。レジスト層５０上
と共にｎ型ＧａＡｓ活性層１４のリセス部分にもアルミ
ニウム層５２が形成される（第２図（ｆ））。
次に、レジスト層５０を除去すると、不用部分のアルミ
ニウム層５２かりフトオフにより除去され、ソース電極
１８、共通電極１９及びドレイン電極２０より先端が高
い位置まで達するゲートコンタクト部３０ａ、３１ａが
形成される《第２図（ｇ））。
ニウム層５２かりフトオフにより除去され、ソース電極
１８、共通電極１９及びドレイン電極２０より先端が高
い位置まで達するゲートコンタクト部３０ａ、３１ａが
形成される《第２図（ｇ））。
次に、ＣＶＤ法によりＳｉＯｚ膜５４を形成し、Ｓ ｉ
Ｏ ２膜５４上にレジスト層５６を形成して平坦化す
る（第２図（ｈ））。
Ｏ ２膜５４上にレジスト層５６を形成して平坦化す
る（第２図（ｈ））。
次に、Ｃ Ｆ ４と０２の混合ガスをエッチングガスと
して用い、Ｓ ｉ Ｏ ２膜５４とレジスト層５６のエ
ッチングレートが同じになるエッチング条件で、ゲート
コンタクト部３０ａ、３１ａの先端のみが露出するまで
エッチバックする（第２図（ｉ））．次に、全面に形成
したレジスト層５８をバターニングして、共通電極１９
上方のＳ Ｌ ０ ２ Ｈ ５ ４にコンタクトホール
を形成する（第２図（ｍ．次に、例えばアルミニウムを
厚さ約２０００人だけ蒸着又はスパッタし、全面にアル
ミニウム層６０を形成する。Ａ１の代わりにＴ ｉ ／
Ｐ ｔ ／ ＡＵを蒸着又はスバッタしてもよい。続
いて、アルミニウム層６０上にオーバゲート部３０ｂ、
３ｌｂの形成領域を残してパターニングしたレジスト層
６２を形成する（第２図（ｋ））． 次に、レジスト層６２をマスクとしてアルミニウム層６
０をエッチングしてレジスト層６２を除去すると、ゲー
トコンタクト部３０ａ上部に接続され、Ｓ１０２層５４
上にソース電極１８上方まで延びるオーバゲート部３０
ｂが形成されると共に、ゲートコンタクト部３１ａ上部
に接続され、ｓｔｏ２層５４上に共通電極１９及びドレ
イン電極２０上方まで延び、共通電極１９にコンタクト
したオーバゲート部３ｌｂが形成される（第２図ｆｌ）
）． 次に、ＣＶＤ法により全面にＳ ｉ Ｏ ｉ層３４を形
成し、オーバゲート部３０ｂに達するコンタクトホール
（第１図（ｂ））と、ドレイン電極２０に達するコンタ
クトホール（第１図（Ｃ））と、オーバゲート部３ｌｂ
に達するコンタクトホール《第１図（ｄ））を形成する
。その後、Ｔ ｉ ／ Ｐ ｔ ／ Ａ ｕ ′＠−蒸
着又はスパッタしてＡｒイオンミリングによりパターニ
ングして、配線層３６ａ（第１図（ｂ））と配線層３６
ｂ（第１図（Ｃ））と配線層３６Ｃ（第１図（ｄ））と
を形成する。
して用い、Ｓ ｉ Ｏ ２膜５４とレジスト層５６のエ
ッチングレートが同じになるエッチング条件で、ゲート
コンタクト部３０ａ、３１ａの先端のみが露出するまで
エッチバックする（第２図（ｉ））．次に、全面に形成
したレジスト層５８をバターニングして、共通電極１９
上方のＳ Ｌ ０ ２ Ｈ ５ ４にコンタクトホール
を形成する（第２図（ｍ．次に、例えばアルミニウムを
厚さ約２０００人だけ蒸着又はスパッタし、全面にアル
ミニウム層６０を形成する。Ａ１の代わりにＴ ｉ ／
Ｐ ｔ ／ ＡＵを蒸着又はスバッタしてもよい。続
いて、アルミニウム層６０上にオーバゲート部３０ｂ、
３ｌｂの形成領域を残してパターニングしたレジスト層
６２を形成する（第２図（ｋ））． 次に、レジスト層６２をマスクとしてアルミニウム層６
０をエッチングしてレジスト層６２を除去すると、ゲー
トコンタクト部３０ａ上部に接続され、Ｓ１０２層５４
上にソース電極１８上方まで延びるオーバゲート部３０
ｂが形成されると共に、ゲートコンタクト部３１ａ上部
に接続され、ｓｔｏ２層５４上に共通電極１９及びドレ
イン電極２０上方まで延び、共通電極１９にコンタクト
したオーバゲート部３ｌｂが形成される（第２図ｆｌ）
）． 次に、ＣＶＤ法により全面にＳ ｉ Ｏ ｉ層３４を形
成し、オーバゲート部３０ｂに達するコンタクトホール
（第１図（ｂ））と、ドレイン電極２０に達するコンタ
クトホール（第１図（Ｃ））と、オーバゲート部３ｌｂ
に達するコンタクトホール《第１図（ｄ））を形成する
。その後、Ｔ ｉ ／ Ｐ ｔ ／ Ａ ｕ ′＠−蒸
着又はスパッタしてＡｒイオンミリングによりパターニ
ングして、配線層３６ａ（第１図（ｂ））と配線層３６
ｂ（第１図（Ｃ））と配線層３６Ｃ（第１図（ｄ））と
を形成する。
このように本実施例によれば、オーバゲート部がソース
電極、共通電極及びドレイン電極の上層であるため、合
わせ余裕を十分に保つことができ、簡単に製造すること
ができる。
電極、共通電極及びドレイン電極の上層であるため、合
わせ余裕を十分に保つことができ、簡単に製造すること
ができる。
なお、ゲートコンタクト部３０ａ、３１ａを形成した（
第２図（ｇ））後、第２図（ｈ） （ｉ）の工程でＳ
ｉ Ｏ ２ＷＡ５ ４を形成する代わりに、スピン塗布
により例えばＯＣＤの樹脂膜を形成し、その樹脂膜をゲ
ートコンタクト部３０ａ、３１ａの先端のみが露出する
までエッチバックしてもよい。第２図（ｊ）以下の工程
は上記実施例と基本的に同じである。
第２図（ｇ））後、第２図（ｈ） （ｉ）の工程でＳ
ｉ Ｏ ２ＷＡ５ ４を形成する代わりに、スピン塗布
により例えばＯＣＤの樹脂膜を形成し、その樹脂膜をゲ
ートコンタクト部３０ａ、３１ａの先端のみが露出する
までエッチバックしてもよい。第２図（ｊ）以下の工程
は上記実施例と基本的に同じである。
本発明の第２の実施例による半導体装置を第３図を用い
て説明する。同図（ａ）は平面図であり、同図（ｂ）は
ｃ−ｃ’線断面図であり、同図（Ｃ）はＢ−Ｂ′線断面
図であり、同図（ｄ）はＡ−Ａ′線断面図である．第１
の実施例による半導体装置と同一の構成要素には同一の
符号を付して説明を省略又は簡略にする。
て説明する。同図（ａ）は平面図であり、同図（ｂ）は
ｃ−ｃ’線断面図であり、同図（Ｃ）はＢ−Ｂ′線断面
図であり、同図（ｄ）はＡ−Ａ′線断面図である．第１
の実施例による半導体装置と同一の構成要素には同一の
符号を付して説明を省略又は簡略にする。
本実施例においても、第１の実施例と同様に半絶縁性Ｇ
ａＡｓ基板１０上にｉ型ＧａＡｓバッファ層１２、ｎ型
Ｇ ａ Ａ ｓ活性層１４が形成され、素子形成領域は
不活性領域１６により画定されている。ｎ型ＧａＡｓ活
性層１４上の共通電極１９とゲート電極３１に本実施例
の特徴がある。
ａＡｓ基板１０上にｉ型ＧａＡｓバッファ層１２、ｎ型
Ｇ ａ Ａ ｓ活性層１４が形成され、素子形成領域は
不活性領域１６により画定されている。ｎ型ＧａＡｓ活
性層１４上の共通電極１９とゲート電極３１に本実施例
の特徴がある。
本実施例では、第３図（ｄ）から明らかなように、共通
電極１９は他の電極よりも厚く形成されており、共通電
極１９上部にオーバゲート部３ｌｂがコンタクトホール
を介さずに直接コンタクトし、ゲート電極３１は共通電
［ｉ１９に直接接続されている。すなわち、本実施例は
、オーバゲート部３ｌｂが、ゲート電極３１の断面積を
増大させると共に、Ｄ形ＦＥＴ４におけるゲート電極３
１とソース電極（共通電＆）１９との接続を直接行って
いる点に特徴がある。
電極１９は他の電極よりも厚く形成されており、共通電
極１９上部にオーバゲート部３ｌｂがコンタクトホール
を介さずに直接コンタクトし、ゲート電極３１は共通電
［ｉ１９に直接接続されている。すなわち、本実施例は
、オーバゲート部３ｌｂが、ゲート電極３１の断面積を
増大させると共に、Ｄ形ＦＥＴ４におけるゲート電極３
１とソース電極（共通電＆）１９との接続を直接行って
いる点に特徴がある。
このように本実施例によれば、共通電極が他の電極より
も厚く形成され、コンタクトホールを介さずにオーバゲ
ート部を直下のソース電［！（共通電極）に直接コンタ
クトさせることにより特別の領域を要することなくゲー
ト＠ｋ極とソース電極《共通電極》を接続することがで
きるがら、コ２タクトホール形成のためのマスク合わせ
の工程を減らすことができる。
も厚く形成され、コンタクトホールを介さずにオーバゲ
ート部を直下のソース電［！（共通電極）に直接コンタ
クトさせることにより特別の領域を要することなくゲー
ト＠ｋ極とソース電極《共通電極》を接続することがで
きるがら、コ２タクトホール形成のためのマスク合わせ
の工程を減らすことができる。
本発明の第２の実施例による半導体装１の製違方法を第
４図を用いて説明する． まず、半絶縁性ＧａＡｓ基板１０上に、ｉ型ＧａＡｓバ
ッファ層１２、ｎ型ＧａＡｓ活性層１４を順番にエビタ
キシャル成長させる。次に、素子形成領域をレジスト層
４０でマスクして、酸素イオンをイオン注入し、素子形
成領域外に不活性領域１６を形成して素子分離を行う（
第４図（ａ）），次に、フォトレジスト又はＥＢレジス
トを塗布してレジスト層４２を形成した後、所定形状に
パターニングして、ソース電極及びドレイン電極を形成
するためのマスクを形成し、約２０００八のＡ ｕ Ｇ
ｅ ／ Ａ ｕ層４４を真空蒸着する（第４図（１）
）。蒸＠後にレジスト層４２を除去して不要なＡｕ Ｇ
ｅ ／ Ａ ｕ層４４をリフトオフする。
４図を用いて説明する． まず、半絶縁性ＧａＡｓ基板１０上に、ｉ型ＧａＡｓバ
ッファ層１２、ｎ型ＧａＡｓ活性層１４を順番にエビタ
キシャル成長させる。次に、素子形成領域をレジスト層
４０でマスクして、酸素イオンをイオン注入し、素子形
成領域外に不活性領域１６を形成して素子分離を行う（
第４図（ａ）），次に、フォトレジスト又はＥＢレジス
トを塗布してレジスト層４２を形成した後、所定形状に
パターニングして、ソース電極及びドレイン電極を形成
するためのマスクを形成し、約２０００八のＡ ｕ Ｇ
ｅ ／ Ａ ｕ層４４を真空蒸着する（第４図（１）
）。蒸＠後にレジスト層４２を除去して不要なＡｕ Ｇ
ｅ ／ Ａ ｕ層４４をリフトオフする。
次に、フォトレジスト又はＥＢレジストを塗布してレジ
スト層４３を形成した後、所定形状にパターニングして
、共通電極を形成するためのマスクを形成し、少なくと
もソース電極１８及びドレイン電極２０よりも厚い、例
えば約６０００ＡのＡ ｕ Ｇ ｅ ／ Ａ ｕ層４５
を真空蒸着する（第４図（Ｃ））。蒸着後にレジスト層
４３を除去して不要なＡｕ Ｇ ｅ ／ Ａ ｕ層４５
をリフトオフする。その後、４５０℃で約１分間加熱し
てＡ ｕ Ｇ ｅ ／ Ａ ｕ層４４、４５を合金化し
、ｎ型ＧａＡｓ活性層１４にオーミ・ツク接触した、ソ
ース電極１８、ドレイン電極２０及び共通電［！１９を
形成する。
スト層４３を形成した後、所定形状にパターニングして
、共通電極を形成するためのマスクを形成し、少なくと
もソース電極１８及びドレイン電極２０よりも厚い、例
えば約６０００ＡのＡ ｕ Ｇ ｅ ／ Ａ ｕ層４５
を真空蒸着する（第４図（Ｃ））。蒸着後にレジスト層
４３を除去して不要なＡｕ Ｇ ｅ ／ Ａ ｕ層４５
をリフトオフする。その後、４５０℃で約１分間加熱し
てＡ ｕ Ｇ ｅ ／ Ａ ｕ層４４、４５を合金化し
、ｎ型ＧａＡｓ活性層１４にオーミ・ツク接触した、ソ
ース電極１８、ドレイン電極２０及び共通電［！１９を
形成する。
次に、レジスト層４６を形成し、Ｄ形ＦＥＴ４のゲート
電極３１形成のために約０．２μｍ幅のパターンを開口
する。その後、ｎ型ＧａＡｓ活性層１４を約１０００Ａ
だけリセスエッチングして、ゲート電極が形成される部
分に凹み《リセス》を形成する（第４図（ｄ））。
電極３１形成のために約０．２μｍ幅のパターンを開口
する。その後、ｎ型ＧａＡｓ活性層１４を約１０００Ａ
だけリセスエッチングして、ゲート電極が形成される部
分に凹み《リセス》を形成する（第４図（ｄ））。
次に、レジスト層４６をマスクとして、例えばアルミニ
ウム層４８を約７０００人蒸着する。レジスト層４６上
と共にｎ型ＧａＡｓ活性層１４のリセス部分にもアルミ
ニウム層４８が形成される（第４図（ｅ））。
ウム層４８を約７０００人蒸着する。レジスト層４６上
と共にｎ型ＧａＡｓ活性層１４のリセス部分にもアルミ
ニウム層４８が形成される（第４図（ｅ））。
次に、レジスト層４６を除去すると、不用部分のアルミ
ニウム層４８がリフトオフにより除去され、共通電極１
９とほぼ同じ高さであって、ドレイン電ｉｇｉ！２０よ
り先端が高い位置まで達するゲートコンタクト部３１ａ
が形成される（第４図［））．続いて、再びＥＢレジス
トを塗布してレジスト層５０を形成し、Ｅ形ＦＥＴ２の
ゲート電極３０形成のために約０。２μｍ＠のパターン
を開口する．その後、ｎ型ＧａＡｓ活性層１４を約１４
００人だけリセスエッチングして、ゲート電極３０が形
成される部分に少し深い凹みくリセス）を形成する（第
４図（ｆ））。
ニウム層４８がリフトオフにより除去され、共通電極１
９とほぼ同じ高さであって、ドレイン電ｉｇｉ！２０よ
り先端が高い位置まで達するゲートコンタクト部３１ａ
が形成される（第４図［））．続いて、再びＥＢレジス
トを塗布してレジスト層５０を形成し、Ｅ形ＦＥＴ２の
ゲート電極３０形成のために約０。２μｍ＠のパターン
を開口する．その後、ｎ型ＧａＡｓ活性層１４を約１４
００人だけリセスエッチングして、ゲート電極３０が形
成される部分に少し深い凹みくリセス）を形成する（第
４図（ｆ））。
次に、レジスト層５０をマスクとして例えばアルミニウ
ム層５２を約７０００人蒸着する６レジスト層５０上と
共にｎ型ＧａＡｓ活性層１４のリセス部分にもアルミニ
ウム層５２が形成される（第４図（ｇ））。
ム層５２を約７０００人蒸着する６レジスト層５０上と
共にｎ型ＧａＡｓ活性層１４のリセス部分にもアルミニ
ウム層５２が形成される（第４図（ｇ））。
次に、レジスト層５０を除去すると、不用部分のアルミ
ニウム層５２がリフトオフにより除去され、ソース電極
１８及びドレイン電極２０より先端が高い位置まで達す
るゲートコンタクト部３０ａ、３１ａが形成される（第
４図（ｈ））。
ニウム層５２がリフトオフにより除去され、ソース電極
１８及びドレイン電極２０より先端が高い位置まで達す
るゲートコンタクト部３０ａ、３１ａが形成される（第
４図（ｈ））。
次に、ＣＶＤ法によりＳ ｉ Ｏ ２膜５４を形成し、
Ｓ ｉ Ｏ ２膜５４上にレジスト層５６を形成して平
坦化する《第４図（ｉ））． 次に、ＣＦ４と０２の混合ガスをエッチングガスとして
用い、Ｓ ｉ Ｏ ２ Ｍ ５ ４とレジスト層５６の
エッチングレートが同じになるエッチング条件で、ゲー
トコンタクト部３０ａ、３１ａの先端、及び共通電極１
９の上面が露出するまでエッチバックする。このときソ
ース電［！１８及びドレイン電極２０は、露出しない《
第４図（Ｊ））。
Ｓ ｉ Ｏ ２膜５４上にレジスト層５６を形成して平
坦化する《第４図（ｉ））． 次に、ＣＦ４と０２の混合ガスをエッチングガスとして
用い、Ｓ ｉ Ｏ ２ Ｍ ５ ４とレジスト層５６の
エッチングレートが同じになるエッチング条件で、ゲー
トコンタクト部３０ａ、３１ａの先端、及び共通電極１
９の上面が露出するまでエッチバックする。このときソ
ース電［！１８及びドレイン電極２０は、露出しない《
第４図（Ｊ））。
次に、例えばアルミニウムを蒸着又はスバッタし、全面
にアルミニウム層６０を形成する。続いて、アルミニウ
ム層６０上にオーバゲート部３ｏｂ、３ｌｂの形成領域
を残してパターニングしたレジスト層６２を形成する（
第４図（ｋ））．次に、レジスト層６２をマスクとして
アルミニウム層６０をエッチングしてレジスト層６２を
除去すると、ゲートコンタクト部３０ａ上部に接続され
、Ｓ Ｌ ０ ２ ＨＪ ５ ４上にソース電［！１８
上方まで延びるオーバゲート部３０ｂが形成されると共
に、ゲートコンタクト部３１ａ上部に接続され、ＳｉＯ
２層５４上にドレイン電極２０上方まで延び、共通電極
１９にコンタクトしたオーバゲート部３ｌｂが形成され
る（第４図（Ｉ））。
にアルミニウム層６０を形成する。続いて、アルミニウ
ム層６０上にオーバゲート部３ｏｂ、３ｌｂの形成領域
を残してパターニングしたレジスト層６２を形成する（
第４図（ｋ））．次に、レジスト層６２をマスクとして
アルミニウム層６０をエッチングしてレジスト層６２を
除去すると、ゲートコンタクト部３０ａ上部に接続され
、Ｓ Ｌ ０ ２ ＨＪ ５ ４上にソース電［！１８
上方まで延びるオーバゲート部３０ｂが形成されると共
に、ゲートコンタクト部３１ａ上部に接続され、ＳｉＯ
２層５４上にドレイン電極２０上方まで延び、共通電極
１９にコンタクトしたオーバゲート部３ｌｂが形成され
る（第４図（Ｉ））。
このように本実施例によれば、オーバゲート部と共通電
極かコンタクトホールなしでコンタクトするので、コン
タクトホール形成のためのマスク合わせの工程を減らす
ことができる。
極かコンタクトホールなしでコンタクトするので、コン
タクトホール形成のためのマスク合わせの工程を減らす
ことができる。
本発明の第３の実施例による半導体装置を第５図を用い
て説明する。第１乃至第２の実施例による半導体装置と
同一の構成要素には同一の符号を付して説明を省略また
は簡略にする。
て説明する。第１乃至第２の実施例による半導体装置と
同一の構成要素には同一の符号を付して説明を省略また
は簡略にする。
第３図（ａ）は本実施例の半導体装置のリングオシレー
夕回路の回路図である。リングオシレー夕回路はＤＣＦ
Ｌインバータ回路が２段に接続されたもので、第１段目
のＥ形ＦＥＴ２のドレインＤとＤ形ＦＥＴ４のソースＳ
の共通接続点から反転された出力信号を第２段目のＥ形
ＦＥＴ２のゲートＧに入力し第２段目のＤＣＦＬインバ
ータ回路の入力信号としている。
夕回路の回路図である。リングオシレー夕回路はＤＣＦ
Ｌインバータ回路が２段に接続されたもので、第１段目
のＥ形ＦＥＴ２のドレインＤとＤ形ＦＥＴ４のソースＳ
の共通接続点から反転された出力信号を第２段目のＥ形
ＦＥＴ２のゲートＧに入力し第２段目のＤＣＦＬインバ
ータ回路の入力信号としている。
第５図（ｂ）は、本実施例の半導体装置の平面図である
． ２段のＤＣＦＬインバータ回路は、各段に電源電圧Ｖ１
）ｐを供給する配線層３６ｂとグラウンド配線層１００
の間に形成され、左側が第１段目のＤＣＦＬインバータ
回路、右側が第２段目のＤＣＦしインバータ回路である
。
． ２段のＤＣＦＬインバータ回路は、各段に電源電圧Ｖ１
）ｐを供給する配線層３６ｂとグラウンド配線層１００
の間に形成され、左側が第１段目のＤＣＦＬインバータ
回路、右側が第２段目のＤＣＦしインバータ回路である
。
第１段目のＤＣＦＬインバータ回路のゲート電極３１は
オーバゲート部３１ａを介して共通電極１９と接続して
いる．さらに、オーバゲート部３１ａは第２段目のゲー
ト電極３０のオーバゲート部３１ａも兼ねている。
オーバゲート部３１ａを介して共通電極１９と接続して
いる．さらに、オーバゲート部３１ａは第２段目のゲー
ト電極３０のオーバゲート部３１ａも兼ねている。
すなわち、本実施例では、共通のオーバゲート部３１ａ
により第１段目のＤＣＦＬインバータ回路と第２段目の
ＤＣＦＬインバータ回路を接続している点に特徴がある
． 第６図に従来のリングオシレー夕回路の平面図を示す。
により第１段目のＤＣＦＬインバータ回路と第２段目の
ＤＣＦＬインバータ回路を接続している点に特徴がある
． 第６図に従来のリングオシレー夕回路の平面図を示す。
第１段目のＤＣＦＬインバータ回路と第２段目のＤＣＦ
Ｌインバータ回路との接続は、配線層２４により行われ
る。従って、配線層２４を素子形成領域外に形成する必
要がある．従って、第１段目のソース電極１８の端部か
ら第２段目のソース電極１８の端部までの距ＭＢ−Ｂ−
は、９，０μｍ必要とされる。これに対し、本実施例に
よれば、第１段目のソース電極１８の端部から第２段目
のソース電極１８の端部までの距ｉ１１ｉＡ−Ａは、７
．５μｍと従来より短くすることができる．以上により
、本実施例によれば、複数の回路を接続するための特別
な領域を用意する必要がないので、回路のピッチを小さ
くすることができ、回路の高集積化を計ることができる
。
Ｌインバータ回路との接続は、配線層２４により行われ
る。従って、配線層２４を素子形成領域外に形成する必
要がある．従って、第１段目のソース電極１８の端部か
ら第２段目のソース電極１８の端部までの距ＭＢ−Ｂ−
は、９，０μｍ必要とされる。これに対し、本実施例に
よれば、第１段目のソース電極１８の端部から第２段目
のソース電極１８の端部までの距ｉ１１ｉＡ−Ａは、７
．５μｍと従来より短くすることができる．以上により
、本実施例によれば、複数の回路を接続するための特別
な領域を用意する必要がないので、回路のピッチを小さ
くすることができ、回路の高集積化を計ることができる
。
本発明は上記実施例に限らず種々の変形が可能である。
例えば、上記実施例では、リセスゲート構造のＦＥＴに
ついて本発明を適用したが、他のＭＥＳＦＥＴやＨＥＭ
Ｔ （高移動度トランジスタ）等の他のＦＥＴにも本発
明を適用できることは言うまでもない． 上記実施例では、第１の電極をソース電極、第２の電極
をドレイン電極としたが、第１の電極をドレイン電極、
第２の電極をソース電極としてもよい。
ついて本発明を適用したが、他のＭＥＳＦＥＴやＨＥＭ
Ｔ （高移動度トランジスタ）等の他のＦＥＴにも本発
明を適用できることは言うまでもない． 上記実施例では、第１の電極をソース電極、第２の電極
をドレイン電極としたが、第１の電極をドレイン電極、
第２の電極をソース電極としてもよい。
［発明の効果］
以上の通り、本発明によれば、ソース抵抗を増大させる
ことなく短いゲート長のゲート電極の断面積を増大させ
ることができ、素子特性を劣化させることなく電流密度
を低減できると共に、素子形成領域上で電極や配線間を
接続することができ、接続のための専用領域を必要とせ
ず高集積化が可能である．
ことなく短いゲート長のゲート電極の断面積を増大させ
ることができ、素子特性を劣化させることなく電流密度
を低減できると共に、素子形成領域上で電極や配線間を
接続することができ、接続のための専用領域を必要とせ
ず高集積化が可能である．
第１図は本発明の第１の実施例による半導体装置を示す
図、 第２図は本発明の第１の実施例による半導体装置の製造
方法の工程断面図、 第３図は本発明の第２の実施例による半導体装置を示す
図、 第４図は本発明の第２の実施例による半導体装宣の製造
方法の工程断面図、 第５図は本発明の第３の実施例による半導体装！を示す
図、 第６図は従来の半導体装置を示す図、 第７図はＤＣＦＬ回路の基本回路であるインバータ回路
の回路図、 第８図は従来の半導体装置を示す図 である。 図において、 ２・・・Ｅ形ＦＥＴ ４・・・Ｄ形ＦＥＴ １０・・・半絶縁性ＧａＡｓ基板 １２・・・ｌ型ＧａＡｓバッファ層 １４・・・ｎ型ＧａＡｓ活性層 ｌ６・・・不活性領域 １８・・・ソース電極 １９・・・共通電極 ２０・・・ドレイン電極 ２２・・・ゲート電極 ２３・・・ゲート電極 ２４・・・配線層 ３０・・・ゲート電極 ３０ａ・・・ゲートコンタクト部 ３０ｂ・・・オーバゲート部 ３１・・・ゲート電極 ３１ａ・・・・ゲートコンタクト部 ３ｌｂ・・・オーバゲート部 ３２・・・絶縁層 ３４・・・絶縁層 ３６・・・配線層 ４０・・・レジスト層 ４２・・・レジスト層 ４３・・・レジスト層 ４ ４−−・Ａ ｕ Ｇ ｅ ／ Ａ ｕ層４ ５ ・
−Ａ ｕ Ｇ ｅ ／ Ａ ｕ層４６・・・レジスト層 ４８・・・アルミニウム層 ５０・・・レジスト層 ５２・・・アルミニウム層 ５４・・・Ｓ ｉ Ｏ ２膜 ５６・・・レジスト層 ５８・・・レジスト層 ６０・・・アルミニウム層 ６２・・・レジスト層 １００・・・グラウンド配線層
図、 第２図は本発明の第１の実施例による半導体装置の製造
方法の工程断面図、 第３図は本発明の第２の実施例による半導体装置を示す
図、 第４図は本発明の第２の実施例による半導体装宣の製造
方法の工程断面図、 第５図は本発明の第３の実施例による半導体装！を示す
図、 第６図は従来の半導体装置を示す図、 第７図はＤＣＦＬ回路の基本回路であるインバータ回路
の回路図、 第８図は従来の半導体装置を示す図 である。 図において、 ２・・・Ｅ形ＦＥＴ ４・・・Ｄ形ＦＥＴ １０・・・半絶縁性ＧａＡｓ基板 １２・・・ｌ型ＧａＡｓバッファ層 １４・・・ｎ型ＧａＡｓ活性層 ｌ６・・・不活性領域 １８・・・ソース電極 １９・・・共通電極 ２０・・・ドレイン電極 ２２・・・ゲート電極 ２３・・・ゲート電極 ２４・・・配線層 ３０・・・ゲート電極 ３０ａ・・・ゲートコンタクト部 ３０ｂ・・・オーバゲート部 ３１・・・ゲート電極 ３１ａ・・・・ゲートコンタクト部 ３ｌｂ・・・オーバゲート部 ３２・・・絶縁層 ３４・・・絶縁層 ３６・・・配線層 ４０・・・レジスト層 ４２・・・レジスト層 ４３・・・レジスト層 ４ ４−−・Ａ ｕ Ｇ ｅ ／ Ａ ｕ層４ ５ ・
−Ａ ｕ Ｇ ｅ ／ Ａ ｕ層４６・・・レジスト層 ４８・・・アルミニウム層 ５０・・・レジスト層 ５２・・・アルミニウム層 ５４・・・Ｓ ｉ Ｏ ２膜 ５６・・・レジスト層 ５８・・・レジスト層 ６０・・・アルミニウム層 ６２・・・レジスト層 １００・・・グラウンド配線層
Claims (1)
- 【特許請求の範囲】 １、半導体基板上の活性層上に、ゲート電極を挟んで第
１の電極及び第２の電極が相対して形成された半導体装
置において、 前記ゲート電極が、 前記第１の電極及び第２の電極間の前記活性層にコンタ
クトするゲートコンタクト部と、 前記ゲートコンタクト部の上部に接続され、少なくとも
前記第１の電極上方まで延び、前記第１の電極にコンタ
クトするオーバゲート部と を有することを特徴とする半導体装置。 ２、請求項１記載の半導体装置において、前記第１の電
極が前記第２の電極より厚く形成され、前記オーバゲー
ト部が、前記第２の電極より厚い前記第１の電極と直接
コンタクトすることを特徴とする半導体装置。 ３、半導体基板上の素子形成領域に活性層を形成する工
程と、 前記活性層上に第１の電極及び第２の電極を形成する工
程と、 前記第１の電極及び第２の電極間の活性層にコンタクト
し、前記第１の電極及び第２の電極より高い位置まで達
するゲート電極のゲートコンタクト部を形成する工程と
、 前記第１の電極、第２の電極、及びゲートコンタクト部
を埋込み平坦化する平坦化層を形成する工程と、 前記平坦化層をエッチングして前記ゲートコンタクト部
上端を露出する工程と、 前記平坦化層に、前記第１の電極に達するコンタクトホ
ールを形成する工程と、 前記平坦化層上に、前記ゲートコンタクト部の上部に接
続され、少なくとも前記第１の電極上方まで延び、前記
第１の電極に前記コンタクトホールを介してコンタクト
するオーバゲート部を形成する工程と を有することを特徴とする半導体装置の製造方法。 ４、半導体基板上の素子形成領域に活性層を形成する工
程と、 前記活性層上に第２の電極及び前記第２の電極より厚い
第１の電極を形成する工程と、 前記第１の電極及び第２の電極間の活性層にコンタクト
し、前記第２の電極より高い位置まで達するゲート電極
のゲートコンタクト部を形成する工程と、 前記第１の電極、第２の電極、及びゲートコンタクト部
を埋込み平坦化する平坦化層を形成する工程と、 前記平坦化層をエッチングして、前記第１の電極上面及
び前記ゲートコンタクト部上端を露出する工程と、 前記平坦化層上に、前記ゲートコンタクト部の上部に接
続され、第１の電極上方まで延び、前記第２の電極より
厚い第１の電極に直接コンタクトするオーバゲート部を
形成する工程と を有することを特徴とする半導体装置の製造方法。 ５、半導体基板上の活性層上に、第１のゲート電極を挟
んでソース電極と共通電極とが相対して形成され、第２
のゲート電極を挟んで前記共通電極に相対してドレイン
電極が形成された半導体装置において、 前記第１のゲート電極が、 前記ソース電極及び共通電極間の前記活性層にコンタク
トするゲートコンタクト部と、 前記ゲートコンタクト部の上部に接続されるオーバゲー
ト部とを有し、 前記第２のゲート電極が、 前記共通電極及びドレイン電極間の前記活性層にコンタ
クトするゲートコンタクト部と、 前記ゲートコンタクト部の上部に接続され、少なくとも
前記共通電極上方まで延び、前記共通電極にコンタクト
するオーバゲート部と を有することを特徴とする半導体装置。 ６、請求項５記載の半導体装置において、前記共通電極
が前記ソース電極及びドレイン電極より厚く形成され、
前記オーバゲート部が前記ソース電極及びドレイン電極
より厚い前記共通電極に直接コンタクトすることを特徴
とする半導体装置。 ７、半導体基板上の素子形成領域に活性層を形成する工
程と、 前記活性層上にソース電極、共通電極及びドレイン電極
を形成する工程と、 前記ソース電極及び共通電極間の活性層にコンタクトし
、前記ソース電極及び共通電極より高い位置まで達する
第１のゲート電極のゲートコンタクト部を形成する工程
と、 前記共通電極及びドレイン電極間の活性層にコンタクト
し、前記共通電極及びドレイン電極より高い位置まで達
する第２のゲート電極のゲートコンタクト部を形成する
工程と、 前記ソース電極、共通電極、ドレイン電極、第１のゲー
ト電極のゲートコンタクト部、及び第２のゲート電極の
ゲートコンタクト部を埋込み平坦化する平坦化層を形成
する工程と、 前記平坦化層をエッチングして前記第１のゲート電極の
ゲートコンタクト部上端及び第２のゲート電極のゲート
コンタクト部上端を露出する工程と、 前記平坦化層に、前記共通電極に達するコンタクトホー
ルを形成する工程と、 前記平坦化層上に、前記第１のゲート電極のゲートコン
タクト部の上部に接続されるオーバゲート部と、 前記第２のゲート電極のゲートコンタクト部の上部に接
続され、少なくとも前記共通電極上方まで延び、前記共
通電極に前記コンタクトホールを介してコンタクトする
オーバゲート部とを形成する工程と を有することを特徴とする半導体装置の製造方法。 ８、半導体基板上の素子形成領域に活性層を形成する工
程と、 前記活性層上にソース電極及びドレイン電極と、前記ソ
ース電極及びドレイン電極より厚い共通電極とを形成す
る工程と、 前記ソース電極及び共通電極間の活性層にコンタクトし
、前記ソース電極より高い位置まで達する第１のゲート
電極のゲートコンタクト部を形成する工程と、 前記共通電極及びドレイン電極間の活性層にコンタクト
し、前記ドレイン電極より高い位置まで達する第２のゲ
ート電極のゲートコンタクト部を形成する工程と、 前記ソース電極、共通電極、ドレイン電極、第１のゲー
ト電極のゲートコンタクト部、及び第２のゲート電極の
ゲートコンタクト部を埋込み平坦化する平坦化層を形成
する工程と、 前記平坦化層をエッチングして前記共通電極上面と第１
のゲート電極のゲートコンタクト部及び第２のゲート電
極のゲートコンタクト部上端を露出する工程と、 前記平坦化層上に、前記第１のゲート電極のゲートコン
タクト部の上部に接続されるオーバゲート部と、前記第
２のゲート電極のゲートコンタクト部の上部に接続され
、少なくとも前記共通電極上方まで延び、前記ソース電
極及びドレイン電極より厚い共通電極上面に直接コンタ
クトするオーバゲート部とを形成する工程と を有することを特徴とする半導体装置の製造方法。 ９、請求項１記載の半導体装置において、前記半導体基
板上にさらに第３の電極を有する素子を設け、前記オー
バーゲート部は、前記第３の電極にもコンタクトしてい
ることを特徴とする半導体装置。 １０、請求項９記載の半導体装置において、前記第３の
電極は前記第１の電極よりも厚く形成され、前記オーバ
ーゲート部が前記第３の電極と直接コンタクトすること
を特徴とする半導体装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007868A JP2852679B2 (ja) | 1989-09-01 | 1990-01-17 | 半導体装置及びその製造方法 |
| EP90309512A EP0415768B1 (en) | 1989-09-01 | 1990-08-30 | Semiconductor device comprising a field-effect transistor and method of producing the semiconductor device |
| DE69027265T DE69027265T2 (de) | 1989-09-01 | 1990-08-30 | Halbleiteranordnung mit einem Feldeffekttransistor und Verfahren zur Herstellung dieser Halbleiteranordnung |
| KR1019900013638A KR940002769B1 (ko) | 1989-09-01 | 1990-08-31 | 오버래핑하는 도전층을 갖는 반도체 장치와 그 제조방법 |
| US07/809,041 US5252843A (en) | 1989-09-01 | 1991-12-16 | Semiconductor device having overlapping conductor layers |
| US08/090,279 US5358900A (en) | 1989-09-01 | 1993-07-13 | Semiconductor device having overlapping conductor layers and method of producing the semiconductor device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-227214 | 1989-09-01 | ||
| JP22721489 | 1989-09-01 | ||
| JP2007868A JP2852679B2 (ja) | 1989-09-01 | 1990-01-17 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03218641A true JPH03218641A (ja) | 1991-09-26 |
| JP2852679B2 JP2852679B2 (ja) | 1999-02-03 |
Family
ID=26342253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007868A Expired - Fee Related JP2852679B2 (ja) | 1989-09-01 | 1990-01-17 | 半導体装置及びその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5358900A (ja) |
| EP (1) | EP0415768B1 (ja) |
| JP (1) | JP2852679B2 (ja) |
| KR (1) | KR940002769B1 (ja) |
| DE (1) | DE69027265T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7084001B2 (en) | 2002-12-11 | 2006-08-01 | Oki Electric Industry Co., Ltd. | Method of forming film including a comb tooth patterning film |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2264899B1 (en) * | 2009-06-17 | 2014-07-30 | Epcos AG | Low-current logic-gate circuit |
| EP2264900B1 (en) * | 2009-06-17 | 2014-07-30 | Epcos AG | Low-current inverter circuit |
| EP2270946B1 (en) | 2009-06-22 | 2014-04-09 | Epcos AG | Low-current input buffer |
| US10580768B1 (en) * | 2018-09-28 | 2020-03-03 | Win Semiconductors Corp. | Gallium arsenide cell |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4201997A (en) * | 1978-04-21 | 1980-05-06 | Texas Instruments Incorporated | MESFET semiconductor device and method of making |
| DE3304588A1 (de) * | 1983-02-10 | 1984-08-16 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum herstellen von mos-transistoren mit flachen source/drain-gebieten, kurzen kanallaengen und einer selbstjustierten, aus einem metallsilizid bestehenden kontaktierungsebene |
| DE3706274A1 (de) * | 1986-02-28 | 1987-09-03 | Hitachi Ltd | Halbleiterelement und verfahren zu dessen herstellung |
| JPS62200732A (ja) * | 1986-02-28 | 1987-09-04 | Fujitsu Ltd | 半導体装置の製造方法 |
| EP0259490B1 (en) * | 1986-03-05 | 1994-07-13 | Sumitomo Electric Industries Limited | A method of producing a semiconductor device |
| US5275959A (en) * | 1986-06-25 | 1994-01-04 | Hitachi, Ltd. | Process for producing ROM |
| EP0257948A3 (en) * | 1986-08-25 | 1988-09-28 | AT&T Corp. | Conductive via plug for cmos devices |
| US4839309A (en) * | 1988-03-30 | 1989-06-13 | American Telephone And Telegraph Company, At&T Technologies, Inc. | Fabrication of high-speed dielectrically isolated devices utilizing buried silicide outdiffusion |
| JPH02219261A (ja) * | 1989-02-20 | 1990-08-31 | Sanyo Electric Co Ltd | 半導体集積回路 |
| US5252843A (en) * | 1989-09-01 | 1993-10-12 | Fujitsu Limited | Semiconductor device having overlapping conductor layers |
| EP0469215B1 (en) * | 1990-07-31 | 1995-11-22 | International Business Machines Corporation | Method of forming stacked tungsten gate PFET devices and structures resulting therefrom |
| EP0469217B1 (en) * | 1990-07-31 | 1996-04-10 | International Business Machines Corporation | Method of forming stacked self-aligned polysilicon PFET devices and structures resulting therefrom |
| US5119160A (en) * | 1990-11-19 | 1992-06-02 | Hall John H | Clocked CBICMOS integrated transistor structure |
| EP0535674B1 (en) * | 1991-10-01 | 1998-02-18 | Nec Corporation | Method for fabricating a LDD-mosfet |
-
1990
- 1990-01-17 JP JP2007868A patent/JP2852679B2/ja not_active Expired - Fee Related
- 1990-08-30 DE DE69027265T patent/DE69027265T2/de not_active Expired - Fee Related
- 1990-08-30 EP EP90309512A patent/EP0415768B1/en not_active Expired - Lifetime
- 1990-08-31 KR KR1019900013638A patent/KR940002769B1/ko not_active Expired - Fee Related
-
1993
- 1993-07-13 US US08/090,279 patent/US5358900A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7084001B2 (en) | 2002-12-11 | 2006-08-01 | Oki Electric Industry Co., Ltd. | Method of forming film including a comb tooth patterning film |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69027265T2 (de) | 1996-10-02 |
| EP0415768A3 (en) | 1991-07-10 |
| JP2852679B2 (ja) | 1999-02-03 |
| KR940002769B1 (ko) | 1994-04-02 |
| EP0415768B1 (en) | 1996-06-05 |
| EP0415768A2 (en) | 1991-03-06 |
| DE69027265D1 (de) | 1996-07-11 |
| KR910007149A (ko) | 1991-04-30 |
| US5358900A (en) | 1994-10-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2778600B2 (ja) | 半導体装置の製造方法 | |
| JP3358544B2 (ja) | 電界効果型トランジスタの製造方法 | |
| US5252843A (en) | Semiconductor device having overlapping conductor layers | |
| JPH03218641A (ja) | 半導体装置及びその製造方法 | |
| JPH03194931A (ja) | 半導体装置の製造方法 | |
| KR100288896B1 (ko) | 금속 반도체 접합 전계 효과 트랜지스터 | |
| JP2868083B2 (ja) | 半導体デバイスの製造方法 | |
| JPH04213835A (ja) | 非類似的な横方向に間隔を隔てられた層構造を有する半導体装置およびその製造方法 | |
| US5483089A (en) | Electrically isolated MESFET | |
| JP3611925B2 (ja) | 電界効果トランジスタ，及びその製造方法 | |
| JPS6155969A (ja) | 半導体装置およびその製造方法 | |
| JP2664527B2 (ja) | 半導体装置 | |
| JP3236386B2 (ja) | 半導体装置の製造方法 | |
| JPH03196574A (ja) | 半導体装置及びその製造方法 | |
| JPH02237040A (ja) | 半導体装置 | |
| JP2924520B2 (ja) | ＵＨＦ帯ＭｏゲートＭＯＳＦＥＴ | |
| JPH05275456A (ja) | 半導体装置及びその製造方法 | |
| JPS62260370A (ja) | 電界効果トランジスタの製造方法 | |
| JPH02187038A (ja) | 半導体装置の製造方法 | |
| JPH0225040A (ja) | 半導体装置の製造方法 | |
| JPH0388339A (ja) | 電界効果トランジスタ | |
| JPS6163063A (ja) | 半導体装置の製造方法 | |
| JPS60260159A (ja) | 半導体装置 | |
| JPH0225041A (ja) | 半導体装置の製造方法 | |
| JPS61144071A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081120 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |