JPH0218948A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0218948A JPH0218948A JP16951788A JP16951788A JPH0218948A JP H0218948 A JPH0218948 A JP H0218948A JP 16951788 A JP16951788 A JP 16951788A JP 16951788 A JP16951788 A JP 16951788A JP H0218948 A JPH0218948 A JP H0218948A
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- Japan
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- forming
- polishing
- layer
- film thickness
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
接着方法による５ＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎ５
ｕｌａｔｏｒ）基板の製造方法に関し。
ｕｌａｔｏｒ）基板の製造方法に関し。
素子形成層の膜厚と分布を測定できるようにし。
薄い膜厚の制御を可能としてデバイスの性能向上をはか
ることを目的とし。
ることを目的とし。
素子形成用半導体基板に少なくとも片面に開口した穴を
開け、絶縁層を介して該素子形成用半導体基板を支持用
半導体基板に接着する工程と、該素子形成用半導体基板
を薄膜化する工程と、該薄膜化する工程で前記の穴の深
さを測定する工程とを有する構成にする。
開け、絶縁層を介して該素子形成用半導体基板を支持用
半導体基板に接着する工程と、該素子形成用半導体基板
を薄膜化する工程と、該薄膜化する工程で前記の穴の深
さを測定する工程とを有する構成にする。
本発明は半導体装置の製造方法に係り、特に接着法によ
るＳｏ１基板の製造方法に関する。
るＳｏ１基板の製造方法に関する。
近年、シリコン（Ｓｔ）ＩＣ技術の進歩により、デバイ
スの高速、低消費電力化の要請が増している。
スの高速、低消費電力化の要請が増している。
これに対応するには、単に微細化や電源電圧の最適化等
の従来技術の範囲内では限界があるので。
の従来技術の範囲内では限界があるので。
使用するバルク材料を変えるというアプローチが行われ
るようになった。
るようになった。
そのため、高度に蓄積されたＳｔ ＩＣ技術をそのまま
用いて、 ＣＭＯ３ＩＣ，３次元ＩＣ等のデバイス性能
、特に高速性を画期的に向上させるためにＳＯＩ基板が
使用される。
用いて、 ＣＭＯ３ＩＣ，３次元ＩＣ等のデバイス性能
、特に高速性を画期的に向上させるためにＳＯＩ基板が
使用される。
その経済的な形成方法の１つとして、絶縁層を介して２
枚のＳｉ基板を接着して形成する方法がある。
枚のＳｉ基板を接着して形成する方法がある。
絶縁層を介して２枚のＳｉ基板を接着してＳＯ１基板を
形成する方法は次のとおりである。
形成する方法は次のとおりである。
まず、素子形成層となる薄いＳｉ基板を酸化して表面に
二酸化シリコン（Ｓｉ（ｈ）Ｊｌを形成し、これを支持
基板となる厚いＳｉ基板に圧接した後に８００℃程度の
熱処理を行って接着する。
二酸化シリコン（Ｓｉ（ｈ）Ｊｌを形成し、これを支持
基板となる厚いＳｉ基板に圧接した後に８００℃程度の
熱処理を行って接着する。
次いで、薄いＳｉ基板をエツチング研磨して所期の厚さ
に仕上げ、素子形成層とする。
に仕上げ、素子形成層とする。
このエツチング研磨がＳｏｌ基板の良否を決めるポイン
トとなる。
トとなる。
従来法では２膜厚の均一性を得るためには、エツチング
研磨を高精度に行う必要があり、そのために途中でエツ
チング研磨を中断して何度も膜厚のモニタリングを行っ
ていた。
研磨を高精度に行う必要があり、そのために途中でエツ
チング研磨を中断して何度も膜厚のモニタリングを行っ
ていた。
〔発明が解決しようとする諜・題〕
上記のように従来法では、薄いＳｉ基板をエツチング研
磨して素子形成層とする場合、エンチング研磨中にこの
素子形成層の厚さがどの程度になったかを認識すること
ができなかった。従ってデバイス特性に影響を与える膜
厚分布も測定できなかった。
磨して素子形成層とする場合、エンチング研磨中にこの
素子形成層の厚さがどの程度になったかを認識すること
ができなかった。従ってデバイス特性に影響を与える膜
厚分布も測定できなかった。
特に、デバイスの集積度向上のためには、薄い素子形成
層を制御性よく作製することが必要である。
層を制御性よく作製することが必要である。
高性能のＣＭＯＳ ＩＣを作製するには、素子形成層の
膜厚を１μｍ以下にする必要があるが、用いる薄い基板
は３０μｍ以下にすることができないため。
膜厚を１μｍ以下にする必要があるが、用いる薄い基板
は３０μｍ以下にすることができないため。
かなりの量のエツチング研磨をする必要がある。
このため、エツチング研磨の際に、基板にうねりを生じ
１周辺が薄く中央が厚くなり、膜厚は不均一になるとい
う問題があった。
１周辺が薄く中央が厚くなり、膜厚は不均一になるとい
う問題があった。
本発明は接着方法によりＳｏ１基板を形成する際に、う
ねり等による膜厚のばらつきを抑え、エツチング研磨時
の素子形成層の膜厚と分布を測定できるようにし、薄い
膜厚の制御を可能としてデバイスの性能向上をはかるこ
とを目的とする。
ねり等による膜厚のばらつきを抑え、エツチング研磨時
の素子形成層の膜厚と分布を測定できるようにし、薄い
膜厚の制御を可能としてデバイスの性能向上をはかるこ
とを目的とする。
Ｃ課題を解決するための手段〕
上記課題の解決は、素子形成用半導体基板に少なくとも
片面に開口した穴を開け、絶縁層を介して該素子形成用
半導体基板を支持用半導体基板に接着する工程と、該素
子形成用半導体基板を薄膜化する工程と、該薄膜化する
工程で前記の穴の深さを測定する工程とを有する半導体
装置の製造方法により達成される。
片面に開口した穴を開け、絶縁層を介して該素子形成用
半導体基板を支持用半導体基板に接着する工程と、該素
子形成用半導体基板を薄膜化する工程と、該薄膜化する
工程で前記の穴の深さを測定する工程とを有する半導体
装置の製造方法により達成される。
本発明は素子形成用基板の接着面側、又は研磨面側に所
定の深さの穴を複数個開け、又は両面に開口する貫通孔
を複数個開け、その後この基板を酸化して厚い支持用基
板と接着し、その後素子形成用基板をエツチング研磨す
るとき、上記の穴または貫通孔の深さを測定することに
より膜厚を判定できるようにしたものである。
定の深さの穴を複数個開け、又は両面に開口する貫通孔
を複数個開け、その後この基板を酸化して厚い支持用基
板と接着し、その後素子形成用基板をエツチング研磨す
るとき、上記の穴または貫通孔の深さを測定することに
より膜厚を判定できるようにしたものである。
接着面側に所定の深さの穴を開けた場合は、所定の膜厚
に達すると穴が露顕するので、この穴の深さを測定して
膜厚をモニタリングすることができる。この場合１貫通
孔でもエツチング研磨途中のモニタリングは可能である
が、所期厚さに近づいたときに穴が露顕するというアラ
ームは得られない。
に達すると穴が露顕するので、この穴の深さを測定して
膜厚をモニタリングすることができる。この場合１貫通
孔でもエツチング研磨途中のモニタリングは可能である
が、所期厚さに近づいたときに穴が露顕するというアラ
ームは得られない。
研磨面側に深い穴（但し、所望の膜厚骨を余裕を持って
残した深さ）を多数開けると、エツチング研磨の途中で
この穴の深さを測定することにより均一に研磨が行われ
ているかどうかが判定できる。さらに２表面に多くの穴
があるので、穴の開けである深さまでは研磨速度は速く
、研磨の負荷が軽減され、うねりのような不均一な膜厚
分布を改善できる。研磨が進んで穴がなくなると研磨速
度が低下して膜厚制御が行いやすくなる。
残した深さ）を多数開けると、エツチング研磨の途中で
この穴の深さを測定することにより均一に研磨が行われ
ているかどうかが判定できる。さらに２表面に多くの穴
があるので、穴の開けである深さまでは研磨速度は速く
、研磨の負荷が軽減され、うねりのような不均一な膜厚
分布を改善できる。研磨が進んで穴がなくなると研磨速
度が低下して膜厚制御が行いやすくなる。
（１）素子形成用基板の接着面に穴を形成した例：第１
図（１）〜（３）は本発明の一実施例によるＳＯＩ構造
の形成方法を説明する断面図である。
図（１）〜（３）は本発明の一実施例によるＳＯＩ構造
の形成方法を説明する断面図である。
第１図（１）において、素子形成用半導体基板として厚
さ３０μｍ程度のＳｉ基板１を用いる。
さ３０μｍ程度のＳｉ基板１を用いる。
Ｓｉ基板１に所定の深さ９例えば５μｍの複数の穴を開
ける。
ける。
穴の大きさは任意であるが、目視ができるように１ ｍ
Ｗ＠角程度にする。
Ｗ＠角程度にする。
Ｓｉの穴開けは、レジストマスクを用いたりアクティブ
イオンエツチング（ＲＩＥ）により行う。
イオンエツチング（ＲＩＥ）により行う。
ＳｉのＲＩＥは、エツチングガスとして５ｉＣ１４を用
い、これを１０−” Ｔｏｒｒに減圧して１周波数１３
．５６ＭＨｚの電力を４００ｗ印加して行う。
い、これを１０−” Ｔｏｒｒに減圧して１周波数１３
．５６ＭＨｚの電力を４００ｗ印加して行う。
第１図（２）において、Ｓｉ基板１を熱酸化してその表
面に厚さ１０００人のＳｉｎ、層ＩＡを形成する。
面に厚さ１０００人のＳｉｎ、層ＩＡを形成する。
支持用基板として１表面に厚さ５０００人の５ｉＯｚ層
２Ａを形成した厚いＳｉ基板２を用意する。
２Ａを形成した厚いＳｉ基板２を用意する。
Ｓｉ基板１の穴を開けた面を支持基板の５ｉ０２層２＾
上に載せ接着する。
上に載せ接着する。
接着は、 ｉｏｏ ｖ程度の直流電圧を印加し、窒素中
で４５０℃、６０分程度の熱処理により行う。
で４５０℃、６０分程度の熱処理により行う。
第１図（３）において、Ｓｉ基板１のエツチング研磨を
、穴が表面に現れるまで行う。
、穴が表面に現れるまで行う。
エツチング研磨は１例えばメカノケミカルと呼ばれてい
る方法を用いる。
る方法を用いる。
この方法は通常、ウェハ製作の際ポリッシングに使用さ
れている研磨法で、研磨終了時に研磨面が鏡面となる特
徴を持っている。
れている研磨法で、研磨終了時に研磨面が鏡面となる特
徴を持っている。
以上で、接着Ｓｏｌ基板が、完成する。基板表面の穴の
深さを測定することにより、素子形成層１の膜厚及びそ
の分布を知ることができる。この測定値はエツチング途
中のモニタとして利用することができる。
深さを測定することにより、素子形成層１の膜厚及びそ
の分布を知ることができる。この測定値はエツチング途
中のモニタとして利用することができる。
又、前記のように素子形成用基板に貫通孔を開けても、
エツチング研磨途中の膜厚のモニタリングができる。
エツチング研磨途中の膜厚のモニタリングができる。
（２）素子形成用基板の研磨面に穴を形成した例：第２
図（１１〜（３）は本発明の他の実施例によるＳｏｌ構
造の形成方法を説明する断面図である。
図（１１〜（３）は本発明の他の実施例によるＳｏｌ構
造の形成方法を説明する断面図である。
第２図（１１において、素子形成用半導体基板として厚
さ３０μｍ程度のＳｉ基板１を用いる。
さ３０μｍ程度のＳｉ基板１を用いる。
Ｓｉ基板１に所望の膜厚骨を余裕を持って残した深さに
深い穴を多数開ける。例えば深さ２０μｍ程度の多数の
穴を開ける。
深い穴を多数開ける。例えば深さ２０μｍ程度の多数の
穴を開ける。
穴の大きさは任意であるが、この場合は初期の研磨負荷
を軽（するため第１図の例より大きくした方がよい。
を軽（するため第１図の例より大きくした方がよい。
第２図（２）において、Ｓｉ基ｖｉ１を熱酸化してその
表面に５ｉ０２層ＩＡを形成する。
表面に５ｉ０２層ＩＡを形成する。
支持用基板として１表面にＳｉＯ□層録を形成した厚い
Ｓｉ基板２を用意する。
Ｓｉ基板２を用意する。
Ｓｉ基板１の穴を開けていない面を支持基板のＳｉＯ□
層２Ａ上に載せ接着する。
層２Ａ上に載せ接着する。
第２図（３）において、 Ｓｉ基板１のエツチング研磨
を、穴が表面からなくなるまで行う。
を、穴が表面からなくなるまで行う。
続いて、 Ｓｉ基板１のエツチング研磨を継続して所定
の膜厚に仕上げて素子形成層とする。
の膜厚に仕上げて素子形成層とする。
この例によると、従来接着基板で問題となっていたうね
り等による膜厚のばらつきを抑制し、薄い膜厚のＳｏ１
基板を再現性よ（作製することができる。
り等による膜厚のばらつきを抑制し、薄い膜厚のＳｏ１
基板を再現性よ（作製することができる。
以上説明したように本発明によれば、接着方法によりＳ
Ｏ１基板を形成する際に、うねり等による膜厚のばらつ
きを抑え、エツチング研磨時の素子形成層の膜厚と分布
を測定できる。
Ｏ１基板を形成する際に、うねり等による膜厚のばらつ
きを抑え、エツチング研磨時の素子形成層の膜厚と分布
を測定できる。
従って、素子形成層の薄い膜厚の制御を可能としてデバ
イスの性能向上をはかることが可能となる。
イスの性能向上をはかることが可能となる。
第１図（１）〜（３）は本発明の一実施例によるＳｏｌ
構造の形成方法を説明する断面図。 第２図（１１〜（３）は本発明の他の実施例によるＳＯ
Ｉ構造の形成方法を説明する断面図である。 図において。 １は素子形成用半導体基板で薄いＳｉ基板。 ＬＡはＳｉＯ□層。 ２は支持用基板で厚いＳｔ基板 ２ＡはＳｉＯ２層 実施イテｊの画面図 名 １ 閃
構造の形成方法を説明する断面図。 第２図（１１〜（３）は本発明の他の実施例によるＳＯ
Ｉ構造の形成方法を説明する断面図である。 図において。 １は素子形成用半導体基板で薄いＳｉ基板。 ＬＡはＳｉＯ□層。 ２は支持用基板で厚いＳｔ基板 ２ＡはＳｉＯ２層 実施イテｊの画面図 名 １ 閃
Claims (1)
- 【特許請求の範囲】 素子形成用半導体基板に少なくとも片面に開口した穴を
開け、絶縁層を介して該素子形成用半導体基板を支持用
半導体基板に接着する工程と、該素子形成用半導体基板
を薄膜化する工程と、前記薄膜化する工程で前記の穴の
深さを測定する工程 とを有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16951788A JPH0218948A (ja) | 1988-07-07 | 1988-07-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16951788A JPH0218948A (ja) | 1988-07-07 | 1988-07-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0218948A true JPH0218948A (ja) | 1990-01-23 |
Family
ID=15887975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16951788A Pending JPH0218948A (ja) | 1988-07-07 | 1988-07-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0218948A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5204282A (en) * | 1988-09-30 | 1993-04-20 | Nippon Soken, Inc. | Semiconductor circuit structure and method for making the same |
| JPH05160088A (ja) * | 1991-12-05 | 1993-06-25 | Fujitsu Ltd | 半導体基板の製造方法およびそれに用いる製造装置 |
-
1988
- 1988-07-07 JP JP16951788A patent/JPH0218948A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5204282A (en) * | 1988-09-30 | 1993-04-20 | Nippon Soken, Inc. | Semiconductor circuit structure and method for making the same |
| JPH05160088A (ja) * | 1991-12-05 | 1993-06-25 | Fujitsu Ltd | 半導体基板の製造方法およびそれに用いる製造装置 |
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