JPH0218968A - 縦型ｍｏｓ電界効果トランジスタ - Google Patents
縦型ｍｏｓ電界効果トランジスタInfo
- Publication number
- JPH0218968A JPH0218968A JP63169801A JP16980188A JPH0218968A JP H0218968 A JPH0218968 A JP H0218968A JP 63169801 A JP63169801 A JP 63169801A JP 16980188 A JP16980188 A JP 16980188A JP H0218968 A JPH0218968 A JP H0218968A
- Authority
- JP
- Japan
- Prior art keywords
- input terminal
- polysilicon
- gate electrode
- vertical mos
- zener diode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
- H10D84/141—VDMOS having built-in components
- H10D84/148—VDMOS having built-in components the built-in components being breakdown diodes, e.g. Zener diodes
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、縦型ＭＯＳ−ＦＥＴの特性改善に関し、特に
、静電耐圧の向上を目的とする。
、静電耐圧の向上を目的とする。
従来、縦型ＭＯＳ−ＦＥＴのゲート絶縁膜の静電破壊に
対する静電耐圧の向上のためには、第３図に示すように
、ゲート電極５に接続された入力端子４とソース電極６
との間にポリシリコンのツェナーダイオード８（約８ｖ
〜２５ｖ）を入れていた。このツェナーダイオード８は
、第４図に示すように、例えば、シリコン１上に酸化膜
−２を成長させ、さらにポリシリコン３を成長させ、フ
ォト・リソグラフィ技術を用いてポリシリコン３の所定
の部分に拡散を行なってＮ領域とＰ領域とＮ＋領領域を
形成し、第４図（ａ）に示すようにＮ＋領領域ソース電
極に、Ｎ領域をゲート電極に接続していた。第４図（ｂ
）は、Ｐ領域とＮ＋領領域のＰＮ接合で形成されるツェ
ナー・ダイオードを３個直列に付けた例を示すもので最
も外側のＮ＋領領域一方をゲート電極に他方をソース電
極に接続して、第４図（ａ）のツェナー・ダイオードと
同様に形成してゲート保護ダイオードとして利用される
。
対する静電耐圧の向上のためには、第３図に示すように
、ゲート電極５に接続された入力端子４とソース電極６
との間にポリシリコンのツェナーダイオード８（約８ｖ
〜２５ｖ）を入れていた。このツェナーダイオード８は
、第４図に示すように、例えば、シリコン１上に酸化膜
−２を成長させ、さらにポリシリコン３を成長させ、フ
ォト・リソグラフィ技術を用いてポリシリコン３の所定
の部分に拡散を行なってＮ領域とＰ領域とＮ＋領領域を
形成し、第４図（ａ）に示すようにＮ＋領領域ソース電
極に、Ｎ領域をゲート電極に接続していた。第４図（ｂ
）は、Ｐ領域とＮ＋領領域のＰＮ接合で形成されるツェ
ナー・ダイオードを３個直列に付けた例を示すもので最
も外側のＮ＋領領域一方をゲート電極に他方をソース電
極に接続して、第４図（ａ）のツェナー・ダイオードと
同様に形成してゲート保護ダイオードとして利用される
。
縦型ＭＯＳ−ＦＥＴは、静電耐圧向上のため、配置した
ツェナー・ダイオードを、ゲート電極とソース電極との
間に接続してゲート酸化膜に印加される電圧値に制限を
加える方法を採用している。
ツェナー・ダイオードを、ゲート電極とソース電極との
間に接続してゲート酸化膜に印加される電圧値に制限を
加える方法を採用している。
しかし、この方法では、静電気などにより発生される突
入電流を十分には防ぐことができず、静電耐圧が十分に
は向上しないという欠点がある。
入電流を十分には防ぐことができず、静電耐圧が十分に
は向上しないという欠点がある。
本発明は、縦型ＭＯＳ−ＦＥＴにおいて、入力端子とソ
ース電極との間にポリシリコンのツェナー・ダイオード
を入れ、さらに、この入力端子とゲート電極との間にポ
リシリコンの抵抗を入れることにより、突入電流のピー
ク電圧を減少させ、静電耐圧を向上させることができる
。
ース電極との間にポリシリコンのツェナー・ダイオード
を入れ、さらに、この入力端子とゲート電極との間にポ
リシリコンの抵抗を入れることにより、突入電流のピー
ク電圧を減少させ、静電耐圧を向上させることができる
。
第１図は本発明の一実施例の等価回路図である。
ポリシリコンの抵抗Ｒ１を入力端子４とゲー）を極５と
の間に接続し、更にポリシリコンのツェナー・ダイオー
ド８を入力端子４のソース電極６との間に接続している
。
の間に接続し、更にポリシリコンのツェナー・ダイオー
ド８を入力端子４のソース電極６との間に接続している
。
ポリシリコンの抵抗Ｒ＋を入力端子４とゲート電極５と
の間に入れることにより、突入電流の時定数が大きくな
り、第５図（ｂ）に示すようにピーク電圧値が減少する
。このピーク電圧値の減少は入力端子４をゲート電極５
に直接接続した場合の例を示す第５図（ａ）と比較する
と明らかである。
の間に入れることにより、突入電流の時定数が大きくな
り、第５図（ｂ）に示すようにピーク電圧値が減少する
。このピーク電圧値の減少は入力端子４をゲート電極５
に直接接続した場合の例を示す第５図（ａ）と比較する
と明らかである。
これによる静電耐圧の向上を示したものが、第６図であ
る。突入電流の時定数のもう一つの要素である、ゲート
容量およびツェナー・ダイオードの容量成分の和として
の容量Ｃをパラメータとして示しているが、ポリシリコ
ンの抵抗Ｒ＋が大きくなる程、また容＃Ｃが大きくなる
程静電耐圧は向上している。
る。突入電流の時定数のもう一つの要素である、ゲート
容量およびツェナー・ダイオードの容量成分の和として
の容量Ｃをパラメータとして示しているが、ポリシリコ
ンの抵抗Ｒ＋が大きくなる程、また容＃Ｃが大きくなる
程静電耐圧は向上している。
第２図は、本発明の他の実施例を示す等価回路図である
。入力端子４とゲート電極５との間に直列に２つのポリ
シリコン抵抗Ｒ２，Ｒ３を接続し、これら２つのポリシ
リコン抵抗Ｒ２とＲ１との接続点とソース電極６との間
にポリシリコンのツェナー・ダイオード８を接続してい
る。
。入力端子４とゲート電極５との間に直列に２つのポリ
シリコン抵抗Ｒ２，Ｒ３を接続し、これら２つのポリシ
リコン抵抗Ｒ２とＲ１との接続点とソース電極６との間
にポリシリコンのツェナー・ダイオード８を接続してい
る。
この構成にすると、突入電流のピーク電圧値がポリシリ
コンの抵抗Ｒ２とＲ１とで分圧され、抵抗Ｒ１のみを接
続した場合に比べ、さらにゲート酸化膜に印加されるピ
ーク電圧値を減少させることができる。
コンの抵抗Ｒ２とＲ１とで分圧され、抵抗Ｒ１のみを接
続した場合に比べ、さらにゲート酸化膜に印加されるピ
ーク電圧値を減少させることができる。
以上にＮチャネル型の縦型ＭＯＳ−ＦＥＴの等価回路図
を用いて説明してきたが、Ｐチャネル縦型ＭＯＳ−ＦＥ
Ｔにおいても同様の効果が得られることは、言うまでも
ない。
を用いて説明してきたが、Ｐチャネル縦型ＭＯＳ−ＦＥ
Ｔにおいても同様の効果が得られることは、言うまでも
ない。
以上、説明したように、本発明は、縦型ＭＯＳ・ＦＥＴ
において、入力端子とゲート電極との間にポリシリコン
の抵抗を接続し、このポリシリコンの抵抗の入力端子の
端部とソース電極との間にポリシリコンのツェナー・ダ
イオードを接続することにより、静電気などの突入電流
の時定数を大きくしてゲート電極に加わるピーク電圧を
減少させ、静電耐圧を向上させることができるという効
果がある。
において、入力端子とゲート電極との間にポリシリコン
の抵抗を接続し、このポリシリコンの抵抗の入力端子の
端部とソース電極との間にポリシリコンのツェナー・ダ
イオードを接続することにより、静電気などの突入電流
の時定数を大きくしてゲート電極に加わるピーク電圧を
減少させ、静電耐圧を向上させることができるという効
果がある。
第１図は、本発明の一実施例を示す等価回路図、第２図
は本発明の他の実施例を示す等価回路図である。第３図
は、従来の縦型ＭＯＳ−ＦＥＴの等価回路図である。第
４図（ａ）、 （ｂ）は、ポリシリコンのツェナー・ダ
イオード各側をそれぞれ示す断面構造図である。第５図
（ａ）、 （ｂ）は、ポリシリコは、ポリシリコンの抵
抗を接続した場合の静電耐圧値を示したグラフである。 １・・・・・・半導体基板、２・・・・・・酸化膜、３
・・・・・・ポリシリコン、４・・・・・・入力端子、
５・・・・・・ゲート電極、６・・・・・・ソース電極
、７・・・・・・ドレイン電極、８・・・・・・ポリシ
リコンのツェナー・ダイオード、Ｒ１〜Ｒ３・・・・・
ポリシリコンの抵抗。 代理人 弁理士 内 原 晋 華 区 （０Ｌ）ｆｆｔ＃ （１））Ｒ，肩 茅 図
は本発明の他の実施例を示す等価回路図である。第３図
は、従来の縦型ＭＯＳ−ＦＥＴの等価回路図である。第
４図（ａ）、 （ｂ）は、ポリシリコンのツェナー・ダ
イオード各側をそれぞれ示す断面構造図である。第５図
（ａ）、 （ｂ）は、ポリシリコは、ポリシリコンの抵
抗を接続した場合の静電耐圧値を示したグラフである。 １・・・・・・半導体基板、２・・・・・・酸化膜、３
・・・・・・ポリシリコン、４・・・・・・入力端子、
５・・・・・・ゲート電極、６・・・・・・ソース電極
、７・・・・・・ドレイン電極、８・・・・・・ポリシ
リコンのツェナー・ダイオード、Ｒ１〜Ｒ３・・・・・
ポリシリコンの抵抗。 代理人 弁理士 内 原 晋 華 区 （０Ｌ）ｆｆｔ＃ （１））Ｒ，肩 茅 図
Claims (1)
- 表面にソース電極とゲート電極を有し裏面にドレイン電
極を持つ縦型ＭＯＳ電界効果トランジスタにおいて、入
力端子と前記ゲート電極との間にポリシリコンの抵抗を
接続し、該ポリシリコンの抵抗の前記入力端子側の端部
と前記ソース電極との間にポリシリコンのツェナー・ダ
イオードを接続したことを特徴とする縦型ＭＯＳ電界効
果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63169801A JPH0218968A (ja) | 1988-07-06 | 1988-07-06 | 縦型ｍｏｓ電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63169801A JPH0218968A (ja) | 1988-07-06 | 1988-07-06 | 縦型ｍｏｓ電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0218968A true JPH0218968A (ja) | 1990-01-23 |
Family
ID=15893148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63169801A Pending JPH0218968A (ja) | 1988-07-06 | 1988-07-06 | 縦型ｍｏｓ電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0218968A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6337915A (ja) * | 1986-07-31 | 1988-02-18 | Sekisui Plastics Co Ltd | 熱可塑性樹脂発泡体の製法 |
| JPH0570927U (ja) * | 1992-02-27 | 1993-09-24 | 株式会社三葉製作所 | 発泡樹脂押出機 |
| US5313087A (en) * | 1991-08-30 | 1994-05-17 | Micron Technology, Inc. | Semiconductor device for minimizing diffusion of conductivity enhancing impurities from one region of a polysilicon layer to another |
| JP2017162891A (ja) * | 2016-03-08 | 2017-09-14 | 株式会社東芝 | 半導体装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5884461A (ja) * | 1981-11-13 | 1983-05-20 | Hitachi Ltd | 絶縁ゲ−ト型半導体装置 |
| JPS61296770A (ja) * | 1985-06-25 | 1986-12-27 | Nec Corp | 絶縁ゲ−ト電界効果型半導体装置 |
| JPS6211278A (ja) * | 1985-07-08 | 1987-01-20 | Nec Corp | 縦型電界効果トランジスタ |
| JPS62211954A (ja) * | 1986-03-13 | 1987-09-17 | Matsushita Electronics Corp | 半導体装置 |
-
1988
- 1988-07-06 JP JP63169801A patent/JPH0218968A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5884461A (ja) * | 1981-11-13 | 1983-05-20 | Hitachi Ltd | 絶縁ゲ−ト型半導体装置 |
| JPS61296770A (ja) * | 1985-06-25 | 1986-12-27 | Nec Corp | 絶縁ゲ−ト電界効果型半導体装置 |
| JPS6211278A (ja) * | 1985-07-08 | 1987-01-20 | Nec Corp | 縦型電界効果トランジスタ |
| JPS62211954A (ja) * | 1986-03-13 | 1987-09-17 | Matsushita Electronics Corp | 半導体装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6337915A (ja) * | 1986-07-31 | 1988-02-18 | Sekisui Plastics Co Ltd | 熱可塑性樹脂発泡体の製法 |
| US5313087A (en) * | 1991-08-30 | 1994-05-17 | Micron Technology, Inc. | Semiconductor device for minimizing diffusion of conductivity enhancing impurities from one region of a polysilicon layer to another |
| JPH0570927U (ja) * | 1992-02-27 | 1993-09-24 | 株式会社三葉製作所 | 発泡樹脂押出機 |
| JP2017162891A (ja) * | 2016-03-08 | 2017-09-14 | 株式会社東芝 | 半導体装置 |
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