JPH0639455Y2 - Ｍｏｓ素子の保護回路装置 - Google Patents
Ｍｏｓ素子の保護回路装置Info
- Publication number
- JPH0639455Y2 JPH0639455Y2 JP1987018938U JP1893887U JPH0639455Y2 JP H0639455 Y2 JPH0639455 Y2 JP H0639455Y2 JP 1987018938 U JP1987018938 U JP 1987018938U JP 1893887 U JP1893887 U JP 1893887U JP H0639455 Y2 JPH0639455 Y2 JP H0639455Y2
- Authority
- JP
- Japan
- Prior art keywords
- region
- diode
- conductivity type
- protection circuit
- concentration
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 14
- 239000012535 impurity Substances 0.000 claims description 10
- 238000009792 diffusion process Methods 0.000 description 22
- 238000010586 diagram Methods 0.000 description 7
- 230000015556 catabolic process Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 125000004437 phosphorous atom Chemical group 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Protection Of Static Devices (AREA)
Description
【考案の詳細な説明】 〔産業上の利用分野〕 本考案は、MOSデバイス特に相補型MOSデバイスにおける
保護回路に関する。
保護回路に関する。
相補型MOSデバイスの入力端子は、通常MOSトランジスタ
のゲートに接続されている。外来雑音や静電気による高
電圧からMOSトランジスタの破壊を防ぐために保護回路
を入力端子に挿入している。第４図は、従来の入力保護
回路例を示している。図において、入力端子１と電源
（＋）端子９との間にダイオード４が入力端子１と電源
（−）端子10との間にダイオード６が挿入されている。
外部から高電圧の雑音やサージが入力端子に印加される
とダイオード４および６が順方向にバイアスされるか、
逆方向にブレークダウンを起こし、MOSトランジスタ７
および８のゲートにかかる電圧を制限しMOSトランジス
タを保護している。
のゲートに接続されている。外来雑音や静電気による高
電圧からMOSトランジスタの破壊を防ぐために保護回路
を入力端子に挿入している。第４図は、従来の入力保護
回路例を示している。図において、入力端子１と電源
（＋）端子９との間にダイオード４が入力端子１と電源
（−）端子10との間にダイオード６が挿入されている。
外部から高電圧の雑音やサージが入力端子に印加される
とダイオード４および６が順方向にバイアスされるか、
逆方向にブレークダウンを起こし、MOSトランジスタ７
および８のゲートにかかる電圧を制限しMOSトランジス
タを保護している。
かかる第４図に示した保護素子では電源端子9,10に供給
する電源電圧より大きな入力電圧を被保護MOSトランジ
スタに加えることができないので、入力電圧の範囲を大
きくするために、第１図のように、MOSトランジスタ７
と８のゲートと電源端子9,10のそれぞれとの間に２つの
ダイオード３と4,5と６を互いに逆方向に直列に接続す
ることも特開昭53-76677号公報に提案されている。
する電源電圧より大きな入力電圧を被保護MOSトランジ
スタに加えることができないので、入力電圧の範囲を大
きくするために、第１図のように、MOSトランジスタ７
と８のゲートと電源端子9,10のそれぞれとの間に２つの
ダイオード３と4,5と６を互いに逆方向に直列に接続す
ることも特開昭53-76677号公報に提案されている。
かかる第１図のような入力保護のダイオードは半導体基
板中に全てを形成することはできず、一方のダイオード
の組を半導体基板上の酸化膜上に多結晶シリコンを形成
し、この多結晶シリコンに１対のダイオードを形成して
いた。多結晶シリコンのダイオードはPN接合が安定でな
く、特性上は半導体基板中に形成することが望ましかっ
た。そこで、本考案の目的は入力電圧範囲の大きな入力
保護回路を半導体基板中に形成する構造を提供すること
にある。
板中に全てを形成することはできず、一方のダイオード
の組を半導体基板上の酸化膜上に多結晶シリコンを形成
し、この多結晶シリコンに１対のダイオードを形成して
いた。多結晶シリコンのダイオードはPN接合が安定でな
く、特性上は半導体基板中に形成することが望ましかっ
た。そこで、本考案の目的は入力電圧範囲の大きな入力
保護回路を半導体基板中に形成する構造を提供すること
にある。
本考案におけるMOS素子の保護回路装置は、一導電型の
半導体基板中に形成された逆導電型の第１の領域と、前
記第１の領域中に離間して形成された前記一導電型の第
２および第３の領域と、前記第２の領域内に離間して形
成され、それぞれが前記第２の領域とダイオードを構成
する前記逆導電型の第４および第５の領域と、前記第３
の領域内に離間して形成され、それぞれが前記第３の領
域とダイオードを構成する前記逆導電型の第６および第
７の領域と、前記第２の領域内において前記第４の領域
と第５の領域の間に形成された前記第２の領域よりも不
純物濃度の高い一導電型の第８の領域と、前記第３の領
域内において前記第６の領域と第７の領域の間に形成さ
れた前記第３の領域よりも不純物濃度の高い一導電型の
第９の領域とからなるMOS素子の保護回路装置であっ
て、前記第５および第６の領域には前記MOS素子の入力
端子が接続され、前記第４の領域には第１の電源端子が
接続され、前記第７の領域には第２の電源端子が接続さ
れている。
半導体基板中に形成された逆導電型の第１の領域と、前
記第１の領域中に離間して形成された前記一導電型の第
２および第３の領域と、前記第２の領域内に離間して形
成され、それぞれが前記第２の領域とダイオードを構成
する前記逆導電型の第４および第５の領域と、前記第３
の領域内に離間して形成され、それぞれが前記第３の領
域とダイオードを構成する前記逆導電型の第６および第
７の領域と、前記第２の領域内において前記第４の領域
と第５の領域の間に形成された前記第２の領域よりも不
純物濃度の高い一導電型の第８の領域と、前記第３の領
域内において前記第６の領域と第７の領域の間に形成さ
れた前記第３の領域よりも不純物濃度の高い一導電型の
第９の領域とからなるMOS素子の保護回路装置であっ
て、前記第５および第６の領域には前記MOS素子の入力
端子が接続され、前記第４の領域には第１の電源端子が
接続され、前記第７の領域には第２の電源端子が接続さ
れている。
本考案の実施例を説明する前に、まず本実施例の基本構
造を説明する。
造を説明する。
第１図は、本考案の入力保護回路の等価回路図、第２図
は、本実施例の基本構造の説明のための参考図による入
力保護回路の断面図を示す。等価回路上では、第１のダ
イオード３と第２のダイオード４は、互いに逆極性に接
続され入力端子１と電源（＋）端子９との間に保護抵抗
２を介して挿入されている。また、第３のダイオード５
と第４のダイオード６は互いに逆極性に接続され、入力
端子１と電源（−）端子10との間に保護抵抗２を介して
挿入されている。
は、本実施例の基本構造の説明のための参考図による入
力保護回路の断面図を示す。等価回路上では、第１のダ
イオード３と第２のダイオード４は、互いに逆極性に接
続され入力端子１と電源（＋）端子９との間に保護抵抗
２を介して挿入されている。また、第３のダイオード５
と第４のダイオード６は互いに逆極性に接続され、入力
端子１と電源（−）端子10との間に保護抵抗２を介して
挿入されている。
かかる等価回路を実現した本実施例の参考図の第２図を
参照する打と、低濃度Ｎ型拡散領域14（不純物濃度1017
cm-3）内に高濃度Ｐ型拡散領域12および13（不純物濃度
1018〜1020cm-3）を設け、各々のP-N接合により第１の
ダイオード３および第２のダイオード４を形成してい
る。同様にして、他の低濃度Ｎ型拡散領域15（不純物濃
度1017cm-3）内の高濃度Ｐ型拡散領域16,17（不純物濃
度1018〜1020cm-3）により第３のダイオード５おび第４
のダイオード６が形成される。ここで、低濃度Ｎ型半導
体基板20（不純物濃度1015cm-3）に低濃度Ｐ型拡散領域
19（不純物濃度1016cm-3）が形成され、その内に低濃度
Ｎ型拡散領域14,15が形成されている。Ｎ型半導体基板2
0には正の電源電圧が与えられ、ｐ型拡散領域19には負
の電源電圧が与えられる。
参照する打と、低濃度Ｎ型拡散領域14（不純物濃度1017
cm-3）内に高濃度Ｐ型拡散領域12および13（不純物濃度
1018〜1020cm-3）を設け、各々のP-N接合により第１の
ダイオード３および第２のダイオード４を形成してい
る。同様にして、他の低濃度Ｎ型拡散領域15（不純物濃
度1017cm-3）内の高濃度Ｐ型拡散領域16,17（不純物濃
度1018〜1020cm-3）により第３のダイオード５おび第４
のダイオード６が形成される。ここで、低濃度Ｎ型半導
体基板20（不純物濃度1015cm-3）に低濃度Ｐ型拡散領域
19（不純物濃度1016cm-3）が形成され、その内に低濃度
Ｎ型拡散領域14,15が形成されている。Ｎ型半導体基板2
0には正の電源電圧が与えられ、ｐ型拡散領域19には負
の電源電圧が与えられる。
いま、電源（＋）端子９の電位を5V、電源（−）端子10
の電位をOVにして、入力端子１に論理レベルとしてOVと
20Vの電圧を印加する場合を考える。ダイオードの逆方
向ブレークダウン電圧は、低濃度Ｎ型拡散領域15へのた
とえばＰ原子を1017cm-3イオン注入することによりおよ
そ20Vに制御しておく。入力端子１にOVが印加されたと
き、第３のダイオード５および第４のダイオード６は、
オフ状態である。また、逆極性に接続された第１のダイ
オード３および第２のダイオード４には約15V印加され
るが、ブレークダウン電圧には達しないためオフ状態で
ある。外来雑音などにより、25Vより高い電圧が印加さ
れると、第１のダイオード３がブレークダウンを起こ
し、第２のダイオード４は順方向にバイアスされるの
で、MOSトランジスタのゲートには20Vしか印加されな
い。通常のMOSトランジスタの耐圧は40V程度であるの
で、破壊に至らず保護される。負の高電圧が印加された
ときにも、同様の動作をしてMOSトランジスタは保護さ
れる。
の電位をOVにして、入力端子１に論理レベルとしてOVと
20Vの電圧を印加する場合を考える。ダイオードの逆方
向ブレークダウン電圧は、低濃度Ｎ型拡散領域15へのた
とえばＰ原子を1017cm-3イオン注入することによりおよ
そ20Vに制御しておく。入力端子１にOVが印加されたと
き、第３のダイオード５および第４のダイオード６は、
オフ状態である。また、逆極性に接続された第１のダイ
オード３および第２のダイオード４には約15V印加され
るが、ブレークダウン電圧には達しないためオフ状態で
ある。外来雑音などにより、25Vより高い電圧が印加さ
れると、第１のダイオード３がブレークダウンを起こ
し、第２のダイオード４は順方向にバイアスされるの
で、MOSトランジスタのゲートには20Vしか印加されな
い。通常のMOSトランジスタの耐圧は40V程度であるの
で、破壊に至らず保護される。負の高電圧が印加された
ときにも、同様の動作をしてMOSトランジスタは保護さ
れる。
入力端子１に論理レベルとして正負の電圧たとえば＋10
Vおよび−10Vを印加した場合も上記に準じた動作をす
る。通常の電圧すなわち±10Vが入力端子１に印加され
たときは、ダイオードはオフ状態で外来雑音等により高
電圧が印加されたときにはダイオードがブレークダウン
を起こしMOSトランジスタを保護する。
Vおよび−10Vを印加した場合も上記に準じた動作をす
る。通常の電圧すなわち±10Vが入力端子１に印加され
たときは、ダイオードはオフ状態で外来雑音等により高
電圧が印加されたときにはダイオードがブレークダウン
を起こしMOSトランジスタを保護する。
ここで、低濃度Ｐ型拡散領域19は、ｐ型高濃度拡散領域
18に接続された電源端子10により電源（−）に、低濃度
Ｎ型半導体基板20はＮ型高濃度領域11に接続された電源
端子９により電源（＋）に固定されているのでこの間の
PN接合は常に逆バイアスとなっているのでリーク電流は
流れない。
18に接続された電源端子10により電源（−）に、低濃度
Ｎ型半導体基板20はＮ型高濃度領域11に接続された電源
端子９により電源（＋）に固定されているのでこの間の
PN接合は常に逆バイアスとなっているのでリーク電流は
流れない。
本実施例では、保護回路がＮ型半導体基板20上に形成さ
れているが、Ｐ型半導体基板上でも実現できる。
れているが、Ｐ型半導体基板上でも実現できる。
しかし、第２図のように形成された入力保護回路では、
高濃度Ｐ型拡散領域12および13の間、16および17の間に
反転層ができ、チャンネルリークが生じるという問題が
ある。
高濃度Ｐ型拡散領域12および13の間、16および17の間に
反転層ができ、チャンネルリークが生じるという問題が
ある。
第３図は、本考案の実施例の構造断面図である。第２図
の参考図に比し、高濃度Ｐ型拡散領域12および13の間お
よび高濃度Ｐ型拡散領域16および17の間に反転層ができ
チャネルリークを起こすことを防ぐために、これら２つ
の高濃度Ｐ型拡散領域12,13および16,17の間に高濃度Ｎ
型拡散領域21および22をチャネルストッパーとして設
け、反転層の形成を防いでいる。
の参考図に比し、高濃度Ｐ型拡散領域12および13の間お
よび高濃度Ｐ型拡散領域16および17の間に反転層ができ
チャネルリークを起こすことを防ぐために、これら２つ
の高濃度Ｐ型拡散領域12,13および16,17の間に高濃度Ｎ
型拡散領域21および22をチャネルストッパーとして設
け、反転層の形成を防いでいる。
以上説明したように、本考案による互いに逆極性に接続
されたダイオードを一導電型の半導体基板中の他の導電
型領域にさらに一導電型領域を設け、そこに２つの他導
電型領域を形成して構成することにより、半導体基板中
に形成でき、電源電圧より広い範囲の入力電圧すなわち
レベルコンバータなどの高電圧入力を正常に受けること
が可能となった。
されたダイオードを一導電型の半導体基板中の他の導電
型領域にさらに一導電型領域を設け、そこに２つの他導
電型領域を形成して構成することにより、半導体基板中
に形成でき、電源電圧より広い範囲の入力電圧すなわち
レベルコンバータなどの高電圧入力を正常に受けること
が可能となった。
また、逆極性に接続されたダイオード間にチャンネルス
トッパーを設けてあるので、チャンネルリークを生じる
こともない。
トッパーを設けてあるので、チャンネルリークを生じる
こともない。
また、本考案による保護回路は、入力端子だけではなく
出力端子にも用いることができる。
出力端子にも用いることができる。
第１図は、改良された保護回路の等価回路図、第２図は
本考案の基本構造の説明のための参考図、第３図は本考
案の実施例による保護回路の構造断面図、第４図は従来
の保護回路の等価回路図である。 １……入力端子、２……保護抵抗、3,4,5,6……ダイオ
ード、７……ＰチャネルMOSトランジスタ、８……Ｎチ
ャネルMOSトランジスタ、９……電源（＋）端子、10…
…電源（−）端子、11……高濃度Ｎ型拡散領域、12,13
……高濃度Ｐ型拡散領域、14,15……低濃度Ｎ型拡散領
域、16,17,18……高濃度Ｐ型拡散領域、19……低濃度Ｐ
型拡散領域、20……低濃度Ｎ型半導体基板、21,22……
高濃度Ｎ型拡散領域、23……絶縁膜。
本考案の基本構造の説明のための参考図、第３図は本考
案の実施例による保護回路の構造断面図、第４図は従来
の保護回路の等価回路図である。 １……入力端子、２……保護抵抗、3,4,5,6……ダイオ
ード、７……ＰチャネルMOSトランジスタ、８……Ｎチ
ャネルMOSトランジスタ、９……電源（＋）端子、10…
…電源（−）端子、11……高濃度Ｎ型拡散領域、12,13
……高濃度Ｐ型拡散領域、14,15……低濃度Ｎ型拡散領
域、16,17,18……高濃度Ｐ型拡散領域、19……低濃度Ｐ
型拡散領域、20……低濃度Ｎ型半導体基板、21,22……
高濃度Ｎ型拡散領域、23……絶縁膜。
Claims (1)
- 【請求項１】一導電型の半導体基板中に形成された逆導
電型の第１の領域と、前記第１の領域中に離間して形成
された前記一導電型の第２および第３の領域と、前記第
２の領域内に離間して形成され、それぞれが前記第２の
領域とダイオードを構成する前記逆導電型の第４および
第５の領域と、前記第３の領域内に離間して形成され、
それぞれが前記第３の領域とダイオードを構成する前記
逆導電型の第６および第７の領域と、前記第２の領域内
において前記第４の領域と第５の領域の間に形成された
前記第２の領域よりも不純物濃度の高い一導電型の第８
の領域と、前記第３の領域内において前記第６の領域と
第７の領域の間に形成された前記第３の領域よりも不純
物濃度の高い一導電型の第９の領域とからなるMOS素子
の保護回路装置であって、前記第５および第６の領域に
は前記MOS素子の入力端子が接続され、前記第４の領域
には第１の電源端子が接続され、前記第７の領域には第
２の電源端子が接続されているMOS素子の保護回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987018938U JPH0639455Y2 (ja) | 1987-02-10 | 1987-02-10 | Ｍｏｓ素子の保護回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987018938U JPH0639455Y2 (ja) | 1987-02-10 | 1987-02-10 | Ｍｏｓ素子の保護回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63127152U JPS63127152U (ja) | 1988-08-19 |
| JPH0639455Y2 true JPH0639455Y2 (ja) | 1994-10-12 |
Family
ID=30813075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1987018938U Expired - Lifetime JPH0639455Y2 (ja) | 1987-02-10 | 1987-02-10 | Ｍｏｓ素子の保護回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0639455Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013128227A1 (en) * | 2012-02-29 | 2013-09-06 | Freescale Semiconductor, Inc. | Electrostatic discharge protection circuit arrangement, electronic circuit and esd protection method |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5821374A (ja) * | 1981-07-29 | 1983-02-08 | Toshiba Corp | 半導体装置 |
-
1987
- 1987-02-10 JP JP1987018938U patent/JPH0639455Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63127152U (ja) | 1988-08-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4100561A (en) | Protective circuit for MOS devices | |
| US5191395A (en) | Mos type semiconductor device with means to prevent parasitic bipolar transistor | |
| US5521414A (en) | Monolithic integrated structure to protect a power transistor against overvoltage | |
| JP2528794B2 (ja) | ラツチアツプ保護回路付き集積回路 | |
| JP3320872B2 (ja) | Ｃｍｏｓ集積回路装置 | |
| JPS63244874A (ja) | 入力保護回路 | |
| US6084272A (en) | Electrostatic discharge protective circuit for semiconductor device | |
| JPH03501792A (ja) | 相補性ｍｏｓ回路技術による“ラツチアツプ”保護回路を有する集積回路 | |
| US5028978A (en) | Complementary bipolar complementary CMOS (CBiCMOS) transmission gate | |
| JP3175758B2 (ja) | 半導体装置 | |
| US5880514A (en) | Protection circuit for semiconductor device | |
| JP2002176347A (ja) | 過電流制限型半導体素子 | |
| KR19980043416A (ko) | 이에스디(esd) 보호 회로 | |
| JPS62208655A (ja) | 半導体装置 | |
| JPS6337646A (ja) | Ｃ−ｍｏｓ出力回路 | |
| JPS6146987B2 (ja) | ||
| JPH0748552B2 (ja) | 半導体装置 | |
| JPS61187361A (ja) | モノリシツク集積回路 | |
| JPS6112693Y2 (ja) | ||
| JP4076261B2 (ja) | 半導体装置 | |
| JP3070095B2 (ja) | 入出力保護回路 | |
| JPH0669429A (ja) | 半導体回路 | |
| JPH0252426B2 (ja) | ||
| KR0166805B1 (ko) | 입력보호회로 제조방법 | |
| JPH01194348A (ja) | 半導体装置 |