JPH02189981A - 半導体装置及びその製造法 - Google Patents
半導体装置及びその製造法Info
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- JPH02189981A JPH02189981A JP1008516A JP851689A JPH02189981A JP H02189981 A JPH02189981 A JP H02189981A JP 1008516 A JP1008516 A JP 1008516A JP 851689 A JP851689 A JP 851689A JP H02189981 A JPH02189981 A JP H02189981A
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- conductive thin
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E10/00—Energy generation through renewable energy sources
- Y02E10/50—Photovoltaic [PV] energy
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Photovoltaic Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は多層膜からなる半導体装置、特に上部導電性薄
膜が少くとも２層構造となっている半導体装置及びその
製造法に関するものである。
膜が少くとも２層構造となっている半導体装置及びその
製造法に関するものである。
従来、半導体薄膜上に別材料から成る導電性薄膜を形成
した多層構成の薄膜層をエツチングによって分割して半
導体素子を形成する場合、多層の薄膜層上部にフォトレ
ジストパターンを形成した後、先ず導電性薄膜をパター
ニングしてエツチングし、次にこの上に新たにフォトレ
ジストパターンを形成した後、半導体薄膜をパターニン
グし、エツチングして半導体素子を形成する。この時、
前者の導電性薄膜の形状は、後者の半導体薄膜の形状に
比べ、同じか、それ以下に設計することにより、半導体
薄膜層のオーバーハング状態のエツチングを防止でき、
さらにはパッシベーション膜を形成した場合に欠陥のな
い信頼性の高いパッシベーション膜が得られる。しかし
ながら、この従来の導電性薄膜及び半導体薄膜をエツチ
ングによって分割する方法ではフォトリソグラフィパタ
ーニング工程を２回行わなければならなかった。
した多層構成の薄膜層をエツチングによって分割して半
導体素子を形成する場合、多層の薄膜層上部にフォトレ
ジストパターンを形成した後、先ず導電性薄膜をパター
ニングしてエツチングし、次にこの上に新たにフォトレ
ジストパターンを形成した後、半導体薄膜をパターニン
グし、エツチングして半導体素子を形成する。この時、
前者の導電性薄膜の形状は、後者の半導体薄膜の形状に
比べ、同じか、それ以下に設計することにより、半導体
薄膜層のオーバーハング状態のエツチングを防止でき、
さらにはパッシベーション膜を形成した場合に欠陥のな
い信頼性の高いパッシベーション膜が得られる。しかし
ながら、この従来の導電性薄膜及び半導体薄膜をエツチ
ングによって分割する方法ではフォトリソグラフィパタ
ーニング工程を２回行わなければならなかった。
あるいは半導体素子を分割する別の方法としては、導電
性薄膜上のフォトレジストを２層構成にし、導電性薄膜
に接する部分のレジストのエツチングレートが導電性薄
膜に接しない部分のレジストのエツチングレートより速
くなるように設定し、これによりエツチングした場合、
導電性薄膜の形状を導電性薄膜に接しないレジストの形
状より少さく加工でき、さらに感電性薄膜に接しないレ
ジストをマスクとして下の半導体薄膜をエツチングによ
りパターニングできるので、フォトリソグラフィ工程が
１回で済む。
性薄膜上のフォトレジストを２層構成にし、導電性薄膜
に接する部分のレジストのエツチングレートが導電性薄
膜に接しない部分のレジストのエツチングレートより速
くなるように設定し、これによりエツチングした場合、
導電性薄膜の形状を導電性薄膜に接しないレジストの形
状より少さく加工でき、さらに感電性薄膜に接しないレ
ジストをマスクとして下の半導体薄膜をエツチングによ
りパターニングできるので、フォトリソグラフィ工程が
１回で済む。
しかしながら、この方法ではフォトレジストを２層構成
とするためにフォトレジスト層が厚くなり、上部のレジ
ストパターンのマスク効果が十分でないため、パターン
のずれが生じ易く、導電性薄膜のパターン形状よりも半
導体薄膜のパターン形状の方が小さくなる軽いオーバー
ハングの状態が生じ易くなる。
とするためにフォトレジスト層が厚くなり、上部のレジ
ストパターンのマスク効果が十分でないため、パターン
のずれが生じ易く、導電性薄膜のパターン形状よりも半
導体薄膜のパターン形状の方が小さくなる軽いオーバー
ハングの状態が生じ易くなる。
〔１」 的〕
本発明は半導体素子の分割の際、従来の欠点を克服した
半導体装置及びその製造法を提供することを目的とする
。
半導体装置及びその製造法を提供することを目的とする
。
本発明者は前記目的を達成するために鋭意研究した結果
、一部に導電性薄膜を有する絶縁性基板上に半芯体薄膜
髪形成し、さらにその上に感電性薄膜を形成してなる半
導体装置において、前記上部の導電性薄膜が少くとも２
層構造になっており、半４体薄膜に接する側の導電性薄
膜層の密度が半導体薄膜に接しない側の導電性薄膜層の
密度より高いことを特徴とする半導体装置を提供するこ
とによって前記目的が達成できることを見出した。
、一部に導電性薄膜を有する絶縁性基板上に半芯体薄膜
髪形成し、さらにその上に感電性薄膜を形成してなる半
導体装置において、前記上部の導電性薄膜が少くとも２
層構造になっており、半４体薄膜に接する側の導電性薄
膜層の密度が半導体薄膜に接しない側の導電性薄膜層の
密度より高いことを特徴とする半導体装置を提供するこ
とによって前記目的が達成できることを見出した。
本発明の半導体装置は上部の感電性薄膜を少くとも２層
構造で形成させ、半導体薄膜に接する側の導電性薄膜層
の密度が半導体薄膜に接しない側の導電性簿膜層の密度
より高くなるような成膜条件で形成させることによって
Ｎ造される。
構造で形成させ、半導体薄膜に接する側の導電性薄膜層
の密度が半導体薄膜に接しない側の導電性簿膜層の密度
より高くなるような成膜条件で形成させることによって
Ｎ造される。
このように上部の導電性薄膜が少くとも２層構造となっ
ており、半導体薄膜に接する側の導電性薄膜層の密度が
半導体薄膜に接しない側の導電性薄膜層の導度より高い
ことにより、エツチング速度も密度の高低に応じて差が
生じ、半導体薄膜に接する側の導電性薄膜のエツチング
速度は半導体薄膜に接しない側の導電性薄膜層のエツチ
ング速度より遅い。このように本発明の半導体装置の上
部導電性薄膜が密度の違う２層構造となっており、その
ためエツチング速度に高低差が生じ、このエツチング速
度の高低差は後の半導体装置の加工工程に重大な利点を
提供する。
ており、半導体薄膜に接する側の導電性薄膜層の密度が
半導体薄膜に接しない側の導電性薄膜層の導度より高い
ことにより、エツチング速度も密度の高低に応じて差が
生じ、半導体薄膜に接する側の導電性薄膜のエツチング
速度は半導体薄膜に接しない側の導電性薄膜層のエツチ
ング速度より遅い。このように本発明の半導体装置の上
部導電性薄膜が密度の違う２層構造となっており、その
ためエツチング速度に高低差が生じ、このエツチング速
度の高低差は後の半導体装置の加工工程に重大な利点を
提供する。
以下、本発明を添付図面に従ってさらに詳しく説明する
。
。
第１図は本発明の多層構造の半導体装置の基＝４−
本釣構造を示す説明図である。１はガラス、石英、セラ
ミックス等の基板を示し、一般に１〜２ｍｍの厚さを有
する。２は導電性薄膜Ａ（下部電極）を示し、その厚さ
は一般に３００〜２，０００人である。４は高密度導電
性薄膜Ｂを示し、その厚さは一般に３００〜２，０００
人であり、４′は低密度導電性薄膜Ｂ′を示し、その厚
さは一般に５０〜５００人である。４と４′とは上部電
極を形成し、４のエツチング速度は４′のエツチング速
度より遅い。導電性薄膜の形成材料の例としては一般的
にＣｒ、Ｉ Ｔｏ、 Ａ、Ｌ Ｓ ｎ Ｏ２、Ａｆｔ−
５ｉ、ｐｔ等である。３はａ −Ｓ ｉ ： Ｈ膜、ａ
−８ｉ：Ｃ：Ｈ膜等の半導体薄膜を示し、その厚さは一
般に０．３〜２μｍである。
ミックス等の基板を示し、一般に１〜２ｍｍの厚さを有
する。２は導電性薄膜Ａ（下部電極）を示し、その厚さ
は一般に３００〜２，０００人である。４は高密度導電
性薄膜Ｂを示し、その厚さは一般に３００〜２，０００
人であり、４′は低密度導電性薄膜Ｂ′を示し、その厚
さは一般に５０〜５００人である。４と４′とは上部電
極を形成し、４のエツチング速度は４′のエツチング速
度より遅い。導電性薄膜の形成材料の例としては一般的
にＣｒ、Ｉ Ｔｏ、 Ａ、Ｌ Ｓ ｎ Ｏ２、Ａｆｔ−
５ｉ、ｐｔ等である。３はａ −Ｓ ｉ ： Ｈ膜、ａ
−８ｉ：Ｃ：Ｈ膜等の半導体薄膜を示し、その厚さは一
般に０．３〜２μｍである。
本発明の特徴部分である高密度導電性薄膜４及び低密度
導電性薄膜４′の密度の高低差は成膜時の成膜条件を調
節することによって成される。
導電性薄膜４′の密度の高低差は成膜時の成膜条件を調
節することによって成される。
（ｉ） 例えばＣｒを導電性材料として使用した場合
、高密度導電性膜の成膜条件は一般に基板温度が１５０
〜２００℃であり、低密度導電性膜の成膜条件は一般に
基板温度が２０〜１００℃である。
、高密度導電性膜の成膜条件は一般に基板温度が１５０
〜２００℃であり、低密度導電性膜の成膜条件は一般に
基板温度が２０〜１００℃である。
（ｉｉ） ＩＴ○を導電性材料として使用した場合、
高密度導電性膜の成膜条件は一般にＲＦスパッタ法を用
いた場合、Ａｒ圧力が０．２〜０．６Ｔ。
高密度導電性膜の成膜条件は一般にＲＦスパッタ法を用
いた場合、Ａｒ圧力が０．２〜０．６Ｔ。
ｒｒであり、低密度導電性膜の成膜条件は一般にＡｒ圧
力が０ 、７〜１ 、２Ｔｏｒｒである。
力が０ 、７〜１ 、２Ｔｏｒｒである。
（ｉｉｉ） ＡＱを導電性材料として使用した場合、
高密度導電性膜の成膜条件は一般に真空蒸着法を用いた
場合、成膜中の圧力が５ｘ１０〜５ ｘ １０−’ Ｔ
ｏｒｒであり、低密度導電性膜の成膜条件は一般に成膜
中の圧力が５ｘ１０”” −５ｘ １０−’Ｔｏｒｒで
ある。
高密度導電性膜の成膜条件は一般に真空蒸着法を用いた
場合、成膜中の圧力が５ｘ１０〜５ ｘ １０−’ Ｔ
ｏｒｒであり、低密度導電性膜の成膜条件は一般に成膜
中の圧力が５ｘ１０”” −５ｘ １０−’Ｔｏｒｒで
ある。
（ｔｖ） ＳｎＯ２を導電性材料として使用した場合
、高密度導電性膜の成膜条件は一般にＲＦスパッタ法を
用いた場合、基板温度が１５０〜２５０℃であり、低密
度導電性膜の成膜条件は一般に基板温度が２０〜１００
℃である。
、高密度導電性膜の成膜条件は一般にＲＦスパッタ法を
用いた場合、基板温度が１５０〜２５０℃であり、低密
度導電性膜の成膜条件は一般に基板温度が２０〜１００
℃である。
以下、本発明を下記の実施例に従ってさらに具体的に説
明するが、本発明はこれに限定されるものでない。
明するが、本発明はこれに限定されるものでない。
実施例１
第２図に示すような多層構造の半導体装置を下記のよう
に製造した。１はガラスの絶縁性基体、５はＣｒ薄膜（
下部電極）、６はａ−８ｉ：Ｈ半導体膜、７はエツチン
グ速度が７′より遅い高密度ＩＴＯ薄膜、７′はエツチ
ング速度が７より速い低密度ＩＴ○薄膜、８はＳｉ○２
薄膜、９はＡｆｌ薄膜である。
に製造した。１はガラスの絶縁性基体、５はＣｒ薄膜（
下部電極）、６はａ−８ｉ：Ｈ半導体膜、７はエツチン
グ速度が７′より遅い高密度ＩＴＯ薄膜、７′はエツチ
ング速度が７より速い低密度ＩＴ○薄膜、８はＳｉ○２
薄膜、９はＡｆｌ薄膜である。
ＩＴ○薄膜の成膜法はＩＴＯターゲットを用い、ＲＦス
パッタリング法で形成した。成膜条件はＲＦパワー３０
０Ｗ、ガス流量Ａ ｒ ２００ｓｅｃｍ−０２流量１〜
１０１０５ｅ、基板温度２００−２５０℃、圧力０．５
−ＩＴｏｒｒで行った。
パッタリング法で形成した。成膜条件はＲＦパワー３０
０Ｗ、ガス流量Ａ ｒ ２００ｓｅｃｍ−０２流量１〜
１０１０５ｅ、基板温度２００−２５０℃、圧力０．５
−ＩＴｏｒｒで行った。
７及び７′を作成するには、上記の圧力条件、基板温度
及び０２流量の因子のうちのいずれが一つを変えて行っ
た。例えば、 このようにして成膜したＩＴＯ薄膜のエツチング速度は
、例えば、０□流量を変えた場合、７′のエツチング速
度 ４．２人／Ｓ ７のエツチング速度 ３．１人／Ｓ となる。この場合、エッチャントの組成としては、塩化
第２鉄：水：塩酸＝３：３：２を用いた。膜厚は７が５
００〜８００人で、７′が１００〜３００人であった。
及び０２流量の因子のうちのいずれが一つを変えて行っ
た。例えば、 このようにして成膜したＩＴＯ薄膜のエツチング速度は
、例えば、０□流量を変えた場合、７′のエツチング速
度 ４．２人／Ｓ ７のエツチング速度 ３．１人／Ｓ となる。この場合、エッチャントの組成としては、塩化
第２鉄：水：塩酸＝３：３：２を用いた。膜厚は７が５
００〜８００人で、７′が１００〜３００人であった。
ａ−８ｉ：Ｈ半導体膜のエツチングはＳＦ。
／ ０２ガスを用いてドライ方式で行った。
実施例２
第３図に示すような多層構造の半導体装置を下記のよう
に製造した。１は石英の絶縁性基板であり、１０はＩＴ
Ｏ薄膜、１１はａ−８ｉ：Ｈ半導体薄膜、１２はＣｒ薄
膜で１２′よりもエツチング速度が遅い高密度のもの、
１２′は１２よりもエッチング速度の速い低密度Ｃｒ薄
膜である。
に製造した。１は石英の絶縁性基板であり、１０はＩＴ
Ｏ薄膜、１１はａ−８ｉ：Ｈ半導体薄膜、１２はＣｒ薄
膜で１２′よりもエツチング速度が遅い高密度のもの、
１２′は１２よりもエッチング速度の速い低密度Ｃｒ薄
膜である。
１２及び１２′を作成するには、ＲＦスパッタリング法
を用い、ＲＦパワー３００Ｗ、ガス流量Ａｒ ３００ｓ
ｅｃｍ、圧力０．２Ｔｏｒｒ、基板温度をそれぞれ２０
０℃及び１００℃にして行う。この場合エツチング速度
は前者の１２の場合、８人／Ｓであり、後者の１２’の
場合１２．５人／Ｓであった。エツチングはウェット方
式で行った。
を用い、ＲＦパワー３００Ｗ、ガス流量Ａｒ ３００ｓ
ｅｃｍ、圧力０．２Ｔｏｒｒ、基板温度をそれぞれ２０
０℃及び１００℃にして行う。この場合エツチング速度
は前者の１２の場合、８人／Ｓであり、後者の１２’の
場合１２．５人／Ｓであった。エツチングはウェット方
式で行った。
ａ−８ｉ：Ｈ半導体膜のエツチングはＳＦ、。
１０２ガスを用いてドライ方式で行った。
実施例３
実施例１に従って製造した多層構造の半導体装置をエツ
チングによって分割する場合の実施例を第４図に従って
下記に説明する。
チングによって分割する場合の実施例を第４図に従って
下記に説明する。
（ａ）工程ではガラス基板１の上にＣｒ薄膜５を成膜し
、フォトリソグラフィー工程によりパターニングする。
、フォトリソグラフィー工程によりパターニングする。
その後、ａ−３ｉ：Ｈ半導体膜６、高密度ＩＴＯ薄膜７
、低密度ＩＴ○薄膜７′の順に成膜し、さらにその上に
レジスト１３を塗布する。
、低密度ＩＴ○薄膜７′の順に成膜し、さらにその上に
レジスト１３を塗布する。
（ｂ）工程ではパターニングしたフォトレジスト１３を
マスクにしてＩＴＯ膜を湿式でエツチングする。この時
、７′のエツチング速度が７に比べて速いためＩＴＯ膜
の横方向のエツチングは７のみの単層の場合に比べて速
度が速く、さらに順テーパーになる。
マスクにしてＩＴＯ膜を湿式でエツチングする。この時
、７′のエツチング速度が７に比べて速いためＩＴＯ膜
の横方向のエツチングは７のみの単層の場合に比べて速
度が速く、さらに順テーパーになる。
（ｃ）工程ではレジスト１３及び７，７′のＩＴＯ薄膜
をマスクにして、ａ −Ｓ ｉ ： Ｈ半導体膜のエツ
チングをドライ方式の反応性イオンエツチング（ＲＩＥ
）で行った。
をマスクにして、ａ −Ｓ ｉ ： Ｈ半導体膜のエツ
チングをドライ方式の反応性イオンエツチング（ＲＩＥ
）で行った。
このようにして、ＩＴＯ薄膜のパターンを下のａ−８ｉ
：Ｈ半導体膜のパターンの大きさと比べて同じか、小さ
くできる。また、レジスト１３は単層であり、ＩＴ○薄
膜は約１ 、０００人と薄いので、ＲＩＥによるａ−８
ｉ：Ｈ半導体膜のエツチングもレジスト１３がそのまま
利用でき、パターニングのずれはほとんど生じなかった
。
：Ｈ半導体膜のパターンの大きさと比べて同じか、小さ
くできる。また、レジスト１３は単層であり、ＩＴ○薄
膜は約１ 、０００人と薄いので、ＲＩＥによるａ−８
ｉ：Ｈ半導体膜のエツチングもレジスト１３がそのまま
利用でき、パターニングのずれはほとんど生じなかった
。
このように半導体素子のエツチングによる分割に際し、
従来は前記（ｃ）工程でも新たにフォトリソグラフィー
工程が必要であったが、本発明ではそれを省略できる。
従来は前記（ｃ）工程でも新たにフォトリソグラフィー
工程が必要であったが、本発明ではそれを省略できる。
以上述べたように、本発明では上部導電性薄膜を少くと
も２層構造とし、エツチング速度に差を設けているのが
、半導体素子のエツチングによる分割に際してはパター
ンずれを生じることなく、フォトリソグラフィー工程を
省略してい短絡化でき、製造コスト、製造時間の節約に
なる。
も２層構造とし、エツチング速度に差を設けているのが
、半導体素子のエツチングによる分割に際してはパター
ンずれを生じることなく、フォトリソグラフィー工程を
省略してい短絡化でき、製造コスト、製造時間の節約に
なる。
第１図は本発明の半導体装置の基本構造を示す説明図で
あり、第２図及び第３図はそれぞれ実施例１及び実施例
２で製造した半導体装置の説明図であり、第４図は本発
明の半導体素子をエツチングにより分割する場合の工程
の説明図である。 １・・・基板 ２，５．１０・・・下部電極
３．６．１１・・・半導体薄膜 ４．７．１２・・・高密度導電性薄膜層４’ 、７’
、１２’・・・低密度導電性薄膜層８・・・Ｓｉ○２薄
膜 １３・・・レジスト ９・・・Ａｆｌ薄膜
あり、第２図及び第３図はそれぞれ実施例１及び実施例
２で製造した半導体装置の説明図であり、第４図は本発
明の半導体素子をエツチングにより分割する場合の工程
の説明図である。 １・・・基板 ２，５．１０・・・下部電極
３．６．１１・・・半導体薄膜 ４．７．１２・・・高密度導電性薄膜層４’ 、７’
、１２’・・・低密度導電性薄膜層８・・・Ｓｉ○２薄
膜 １３・・・レジスト ９・・・Ａｆｌ薄膜
Claims (1)
- 【特許請求の範囲】 １、一部に導電性薄膜を有する絶縁性基板上に半導体薄
膜を形成し、さらにその上に導電性薄膜を形成してなる
半導体装置において、前記上部の導電性薄膜が少くとも
２層構造になっており、半導体薄膜に接する側の導電性
薄膜層の密度が半導体薄膜に接しない側の導電性薄膜層
の密度より高いことを特徴とする半導体装置。 ２、一部に導電性薄膜を有する絶縁性基板上に、半導体
薄膜を形成し、さらにその上に導電性薄膜を形成するこ
とからなる半導体装置の製造法において、前記上部の導
電性薄膜は少くとも２層構造で形成させ、半導体薄膜に
接する側の導電性薄膜層の密度が半導体薄膜に接しない
側の導電性薄膜層の密度より高くなるような成膜条件で
形成させることを特徴とする半導体装置の製造法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1008516A JPH02189981A (ja) | 1989-01-19 | 1989-01-19 | 半導体装置及びその製造法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1008516A JPH02189981A (ja) | 1989-01-19 | 1989-01-19 | 半導体装置及びその製造法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02189981A true JPH02189981A (ja) | 1990-07-25 |
Family
ID=11695308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1008516A Pending JPH02189981A (ja) | 1989-01-19 | 1989-01-19 | 半導体装置及びその製造法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02189981A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000007249A1 (fr) * | 1998-07-27 | 2000-02-10 | Citizen Watch Co., Ltd. | Cellule solaire, procede de production et masque de photolithographie permettant de fabriquer ladite cellule solaire |
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| US11454488B2 (en) | 2017-09-29 | 2022-09-27 | Minebea Mitsumi Inc. | Strain gauge with improved stability |
| US11543308B2 (en) | 2017-09-29 | 2023-01-03 | Minebea Mitsumi Inc. | Strain gauge |
| US11543309B2 (en) | 2017-12-22 | 2023-01-03 | Minebea Mitsumi Inc. | Strain gauge and sensor module |
| US11542590B2 (en) | 2017-09-29 | 2023-01-03 | Minebea Mitsumi Inc. | Strain gauge |
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| US12411000B2 (en) | 2020-03-30 | 2025-09-09 | Minebea Mitsumi Inc. | Strain gauge |
-
1989
- 1989-01-19 JP JP1008516A patent/JPH02189981A/ja active Pending
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