JPS6249735B2 - - Google Patents
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- Publication number
- JPS6249735B2 JPS6249735B2 JP19470481A JP19470481A JPS6249735B2 JP S6249735 B2 JPS6249735 B2 JP S6249735B2 JP 19470481 A JP19470481 A JP 19470481A JP 19470481 A JP19470481 A JP 19470481A JP S6249735 B2 JPS6249735 B2 JP S6249735B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- etching
- film
- semiconductor device
- electrode wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
本発明は、半導体装置の製造法、とくに多層金
属配線の層間絶縁膜の形成法に関するものであ
る。
属配線の層間絶縁膜の形成法に関するものであ
る。
第１図、第２図はこの種従来方法を部分的に示
した断面図である。
した断面図である。
従来の層間絶縁膜の形成は、例えば、AlSi合金
で形成した電極配線上に、SiH4とO2を材料ガス
とするCVD法で約430℃程度の成長温度でSiO2を
成長させていた。実際には１μｍ程度の厚い
SiO2は、クラツクを発生しやすい等の欠点があ
り、ノンドープのSiO2ではなく、リンを含んだ
リンガラスを成長させている。しかしながら、
CVD法で形成したSiO2又は、リンガラス等の絶
縁膜４は、第１図に示すように、AlSi合金で形成
された電極配線３１のエツジの部分の形状、いわ
ゆるステツプ・カバレツジが、良好でない。この
ため、絶縁膜４の上に形成する第２層の電極配線
３２が、第２図に示すように、断線しやすいとい
う、至命的欠陥を有していた。このようなAlSiの
電極配線エツジでのステツプ・カバレツジを改良
するため、CVD法に種々の改良が加えられ、常
圧CVDに代り減圧CVD、さらには、プラズマ
CVD等が使用されつつある。プラズマCVD法で
形成した絶縁膜のステツプ・カバレツジは、従来
法に比して、著るしく改善されている。このた
め、二層配線の場合には、プラズマCVD法を用
いて、かなり歩留りのいい絶縁膜が形成できるよ
うになつた。
で形成した電極配線上に、SiH4とO2を材料ガス
とするCVD法で約430℃程度の成長温度でSiO2を
成長させていた。実際には１μｍ程度の厚い
SiO2は、クラツクを発生しやすい等の欠点があ
り、ノンドープのSiO2ではなく、リンを含んだ
リンガラスを成長させている。しかしながら、
CVD法で形成したSiO2又は、リンガラス等の絶
縁膜４は、第１図に示すように、AlSi合金で形成
された電極配線３１のエツジの部分の形状、いわ
ゆるステツプ・カバレツジが、良好でない。この
ため、絶縁膜４の上に形成する第２層の電極配線
３２が、第２図に示すように、断線しやすいとい
う、至命的欠陥を有していた。このようなAlSiの
電極配線エツジでのステツプ・カバレツジを改良
するため、CVD法に種々の改良が加えられ、常
圧CVDに代り減圧CVD、さらには、プラズマ
CVD等が使用されつつある。プラズマCVD法で
形成した絶縁膜のステツプ・カバレツジは、従来
法に比して、著るしく改善されている。このた
め、二層配線の場合には、プラズマCVD法を用
いて、かなり歩留りのいい絶縁膜が形成できるよ
うになつた。
しかしながら、SiO2又は、リンガラスの層間
絶縁膜では、スルーホールのエツチングに、HF
系のエツチング液を使用すると、絶縁膜下のAlSi
まで、エツチングされてしまうため、C3F8等の
反応性ガスを用いたイオンエツチングを使用する
必要がある。反応性イオン・エツチングは、装置
の安定性、マスクとなるホトレジストの耐性等に
問題があり、完全に実用化されるに至つていな
い。
絶縁膜では、スルーホールのエツチングに、HF
系のエツチング液を使用すると、絶縁膜下のAlSi
まで、エツチングされてしまうため、C3F8等の
反応性ガスを用いたイオンエツチングを使用する
必要がある。反応性イオン・エツチングは、装置
の安定性、マスクとなるホトレジストの耐性等に
問題があり、完全に実用化されるに至つていな
い。
また、プラズマCVDで形成した窒化シリコン
膜では、内在するストレスが大きいため、１μｍ
以上の厚い層間絶縁膜を形成するとウエハが大き
く反なるという欠点を有している。また窒化シリ
コン膜は誘電率が大きいため、半導体装置の配線
容量が大きくなり、スイツチング速度の低下を招
く等の欠点を有していた。
膜では、内在するストレスが大きいため、１μｍ
以上の厚い層間絶縁膜を形成するとウエハが大き
く反なるという欠点を有している。また窒化シリ
コン膜は誘電率が大きいため、半導体装置の配線
容量が大きくなり、スイツチング速度の低下を招
く等の欠点を有していた。
本発明は、上記のような従来のものの欠点を除
去するためになされたもので、プラズマCVD法
で形成した薄い窒化シリコン膜上に、CVD法又
は、減圧CVD法で、厚いリンガラスを形成し、
かかる二層構造の層間絶縁膜をスパツタ・エツチ
することにより、ステツプ・カバレツジが良好
で、かつスルーホールを容易に開口しうる半導体
装置の製造法を提供することを目的としている。
去するためになされたもので、プラズマCVD法
で形成した薄い窒化シリコン膜上に、CVD法又
は、減圧CVD法で、厚いリンガラスを形成し、
かかる二層構造の層間絶縁膜をスパツタ・エツチ
することにより、ステツプ・カバレツジが良好
で、かつスルーホールを容易に開口しうる半導体
装置の製造法を提供することを目的としている。
以下、本発明の一実施例を、図について説明す
る。第３図は本発明方法によつて得られた半導体
装置の断面図である。第３図において、１は拡散
層１０１等が形成された半導体基板、２は
SiO2、３１はAlSiによる電極配線、５はプラズ
マCVD法で形成した窒化シリコン膜、６はCVD
法で形成したリンガラス膜である。
る。第３図は本発明方法によつて得られた半導体
装置の断面図である。第３図において、１は拡散
層１０１等が形成された半導体基板、２は
SiO2、３１はAlSiによる電極配線、５はプラズ
マCVD法で形成した窒化シリコン膜、６はCVD
法で形成したリンガラス膜である。
第４図は本発明方法を工程順に示した断面図で
ある。第４図において、まず、第１層の電極配線
３１の形成された半導体基板１上に、プラズマ
CVD法で、窒化シリコン膜５を1000〜3000kt程
度形成する（第４図Ｂ）。プラズマCVD法は、ス
テツプ・カバレツジが良好であるため、AlSi電極
配線３１のエツジ部分の急峻な段差を、かなりな
めらかによる作用がある。つぎにCVD法又は、
減圧CVD法により1.0〜2.0μｍ程度の厚いリンガ
ラス膜を形成する（同図Ｃ）。この際、リンガラ
ス膜６の下には、薄いプラズマ窒化シリコン膜５
があるのでAlSi配線３１のエツジにおける段差部
のステツプ・カバレツジは、リンガラス単独の場
合より、改善される。
ある。第４図において、まず、第１層の電極配線
３１の形成された半導体基板１上に、プラズマ
CVD法で、窒化シリコン膜５を1000〜3000kt程
度形成する（第４図Ｂ）。プラズマCVD法は、ス
テツプ・カバレツジが良好であるため、AlSi電極
配線３１のエツジ部分の急峻な段差を、かなりな
めらかによる作用がある。つぎにCVD法又は、
減圧CVD法により1.0〜2.0μｍ程度の厚いリンガ
ラス膜を形成する（同図Ｃ）。この際、リンガラ
ス膜６の下には、薄いプラズマ窒化シリコン膜５
があるのでAlSi配線３１のエツジにおける段差部
のステツプ・カバレツジは、リンガラス単独の場
合より、改善される。
つぎに、第１層と第２層の電極配線のコンタク
トをとるスルーホールを開口するため、写真製版
で形成した、ホト・レジスト７をマスクに、HF
系のエツチング液で、リンガラス膜６をエツチン
グする（同図Ｄ）。この際、リンガラス膜６の下
には、HF系のエツチング液には犯されないプラ
ズマ窒化シリコン膜５があるので、エツチングは
プラズマ窒化シリコン膜のところでストツプし、
AlSiの配線を犯すことは皆無である。次にリンガ
ラス膜６のエツチング・マスクとして使用したホ
ト・レジスト７を除去したあと（同図Ｅ）、スパ
ツタ・エツチングにより、スルーホール部分の窒
化シリコン膜５を、エツチングすると同時に、リ
ンガラス膜６の表面を所定の膜厚エツチングす
る。（同図Ｆ） このスパツタ・エツチング工程は、本発明の重
要な構成要因であるので、以下に詳しく説明す
る。
トをとるスルーホールを開口するため、写真製版
で形成した、ホト・レジスト７をマスクに、HF
系のエツチング液で、リンガラス膜６をエツチン
グする（同図Ｄ）。この際、リンガラス膜６の下
には、HF系のエツチング液には犯されないプラ
ズマ窒化シリコン膜５があるので、エツチングは
プラズマ窒化シリコン膜のところでストツプし、
AlSiの配線を犯すことは皆無である。次にリンガ
ラス膜６のエツチング・マスクとして使用したホ
ト・レジスト７を除去したあと（同図Ｅ）、スパ
ツタ・エツチングにより、スルーホール部分の窒
化シリコン膜５を、エツチングすると同時に、リ
ンガラス膜６の表面を所定の膜厚エツチングす
る。（同図Ｆ） このスパツタ・エツチング工程は、本発明の重
要な構成要因であるので、以下に詳しく説明す
る。
第５図は、AlSi配線電極の段差部におけるリン
ガラス膜のステツプ・カバレツジがAr+イオンの
スパツタリングにより、平担になる現象を示して
いることを説明するための要部断面図である。ス
パツタ・エツチングは、第６図に示すように、イ
オンの入射角に強く依存し、段差部のエツチング
レートは、平担な部分のエツチング・レートに比
べて約５倍程度大きい。このため、段差部のリン
ガラス膜は、平担な部分に比べて速くエツチング
され、かどが取れて、平担になる。
ガラス膜のステツプ・カバレツジがAr+イオンの
スパツタリングにより、平担になる現象を示して
いることを説明するための要部断面図である。ス
パツタ・エツチングは、第６図に示すように、イ
オンの入射角に強く依存し、段差部のエツチング
レートは、平担な部分のエツチング・レートに比
べて約５倍程度大きい。このため、段差部のリン
ガラス膜は、平担な部分に比べて速くエツチング
され、かどが取れて、平担になる。
第７図は、リンガラス膜のAlSi段差部における
断面形状のスパツタ・エツチングによる変化を、
SEM写真で観察したものである。第７図Ａはス
パツタエツチ前の半導体結晶構造の断面を示す
SEM写真、同図Ｂはスパツタエツチ後の半導体
結晶構造の断面を示すSEM写真である。AlSi段
差部におけるリンガラス膜のステツプ・カバレツ
ジが大幅に改善されていることが分る。
断面形状のスパツタ・エツチングによる変化を、
SEM写真で観察したものである。第７図Ａはス
パツタエツチ前の半導体結晶構造の断面を示す
SEM写真、同図Ｂはスパツタエツチ後の半導体
結晶構造の断面を示すSEM写真である。AlSi段
差部におけるリンガラス膜のステツプ・カバレツ
ジが大幅に改善されていることが分る。
第８図に、スパツタエツチに使用したRFスパ
ツタ装置の構成概略図を示す。
ツタ装置の構成概略図を示す。
こうして、スパツタ・エツチングを施した素子
の断面構造を第４図Ｆに示す。スルーホール部分
の窒化シリコン膜がエツチングされると同時に
AlSi段差部での層間絶縁膜のカバレツジも大幅に
改善される。つぎに、第２層目のAlSiを同一装置
内で、スパツタリングによりデポし、写真製版技
術により、パターンを形成する。
の断面構造を第４図Ｆに示す。スルーホール部分
の窒化シリコン膜がエツチングされると同時に
AlSi段差部での層間絶縁膜のカバレツジも大幅に
改善される。つぎに、第２層目のAlSiを同一装置
内で、スパツタリングによりデポし、写真製版技
術により、パターンを形成する。
ステツプカバレツジが大幅に改善されているた
め、第２層目のAlSiが段差部で断線するような不
良は、皆無である。
め、第２層目のAlSiが段差部で断線するような不
良は、皆無である。
上記実施例では、二層配線を例にとつて説明し
たが、三層配線、あるいは四層配線でも同様の効
果を奏することはいうまでもない。
たが、三層配線、あるいは四層配線でも同様の効
果を奏することはいうまでもない。
また三次元素子の層間絶縁膜としても、同様の
効果を奏する。
効果を奏する。
以上のように、本発明によれば、プラズマ窒化
シリコン膜の上にCVDリンガラス膜を形成した
二層構造の層間絶縁膜とし、さらにスルーホール
部分のリンガラス膜を、通常の化学エツチングし
たあと、アルゴンイオンでスパツタ・エツチする
ことにより、窒化シリコン膜をエツチングすると
同時に、電極配線の端部における層間絶縁膜の段
差を平担にすることができ、多層配線構造の半導
体装置にとつて大きな利点を有している。
シリコン膜の上にCVDリンガラス膜を形成した
二層構造の層間絶縁膜とし、さらにスルーホール
部分のリンガラス膜を、通常の化学エツチングし
たあと、アルゴンイオンでスパツタ・エツチする
ことにより、窒化シリコン膜をエツチングすると
同時に、電極配線の端部における層間絶縁膜の段
差を平担にすることができ、多層配線構造の半導
体装置にとつて大きな利点を有している。
第１図は、従来のCVD法で形成したリンガラ
ス膜による層間絶縁膜のステツプ・カバレツジを
示す図、第２図は、段差部での二層配線の断線を
示す断面図。第３図は、本発明による二層構造の
層間絶縁膜を示す断面図であり、第４図は、本発
明による二層配線の形成法を示す工程断面図であ
る。第５図はスパツタエツチによる段差部のステ
ツプ・カバレツジの改善を示す図、第６図は、エ
ツチング・レートの入射角依存性を示す図、第７
図Ａはスパツタエツチ前の半導体結晶構造の断面
を示すSEM写真、第７図Ｂはスパツタエツチ後
の半導体結晶構造の断面を示すSEM写真、第８
図はスパツタ・エツチング装置の構成概略図であ
る。 図中、１は半導体基板、２はSiO2、３はAlSi
４はCVDリンガラス膜５はプラズマ窒化シリコ
ン膜６はCVDリンガラス膜７はホト・レジスト
８はAlSi９はAr+イオン１０は下部電極１１は上
部電極１２は半導体基板１３はプラズマ１４は
RF電源を示す。なお、図中、同一符号は同一又
は相当部分を示す。
ス膜による層間絶縁膜のステツプ・カバレツジを
示す図、第２図は、段差部での二層配線の断線を
示す断面図。第３図は、本発明による二層構造の
層間絶縁膜を示す断面図であり、第４図は、本発
明による二層配線の形成法を示す工程断面図であ
る。第５図はスパツタエツチによる段差部のステ
ツプ・カバレツジの改善を示す図、第６図は、エ
ツチング・レートの入射角依存性を示す図、第７
図Ａはスパツタエツチ前の半導体結晶構造の断面
を示すSEM写真、第７図Ｂはスパツタエツチ後
の半導体結晶構造の断面を示すSEM写真、第８
図はスパツタ・エツチング装置の構成概略図であ
る。 図中、１は半導体基板、２はSiO2、３はAlSi
４はCVDリンガラス膜５はプラズマ窒化シリコ
ン膜６はCVDリンガラス膜７はホト・レジスト
８はAlSi９はAr+イオン１０は下部電極１１は上
部電極１２は半導体基板１３はプラズマ１４は
RF電源を示す。なお、図中、同一符号は同一又
は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ 第１の電極配線上に、第１の絶縁膜を形成
し、第１の絶縁膜上に、第２の絶縁膜を形成する
工程、上記第１の絶縁膜および第２の絶縁膜上に
写真製版技術により、所定の領域にスルーホール
のホト・レジストのパターンを形成する工程、当
該ホト・レジストをマスクとして、第２の絶縁膜
をエツチングする工程、上記ホト・レジストを除
去したのち、スパツタ・エツチングにより、スル
ー・ホール部分の第１の絶縁膜をエツチングする
と同時に、第２の絶縁膜の所定の膜厚をエツチン
グする工程、および、上記第２の絶縁膜上に第２
の電極配線を設ける工程を含む半導体装置の製造
法。 ２ 第１の絶縁膜として、プラズマCVD法によ
る窒化シリコン膜を用い、第２の絶縁膜として、
酸化シリコン膜又は、リンガラス膜を用いること
を特徴とする上記特許請求の範囲第１項記載の半
導体装置の製造法。 ３ 第１の絶縁膜の膜厚を0.1〜0.3μｍとし、第
２の絶縁膜の膜厚を0.8〜3.0μｍとすることを特
徴とする上記特許請求の範囲第１項記載の半導体
装置の製造法。 ４ 第１及び第２の絶縁膜のスパツタ・エツチン
グと、第２の絶縁膜上に形成する第２の電極配線
のスパツタリングを同一の装置内で引き続いて行
うことを特徴とする上記特許請求の範囲第１項記
載の半導体装置の製造法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19470481A JPS5895840A (ja) | 1981-11-30 | 1981-11-30 | 半導体装置の製造法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19470481A JPS5895840A (ja) | 1981-11-30 | 1981-11-30 | 半導体装置の製造法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5895840A JPS5895840A (ja) | 1983-06-07 |
| JPS6249735B2 true JPS6249735B2 (ja) | 1987-10-21 |
Family
ID=16328870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19470481A Granted JPS5895840A (ja) | 1981-11-30 | 1981-11-30 | 半導体装置の製造法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5895840A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05312643A (ja) * | 1992-05-13 | 1993-11-22 | Orc Mfg Co Ltd | 光量計 |
-
1981
- 1981-11-30 JP JP19470481A patent/JPS5895840A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05312643A (ja) * | 1992-05-13 | 1993-11-22 | Orc Mfg Co Ltd | 光量計 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5895840A (ja) | 1983-06-07 |
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