JPH02190043A - サンプリング位相誤差検出回路 - Google Patents
サンプリング位相誤差検出回路Info
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- JPH02190043A JPH02190043A JP1009217A JP921789A JPH02190043A JP H02190043 A JPH02190043 A JP H02190043A JP 1009217 A JP1009217 A JP 1009217A JP 921789 A JP921789 A JP 921789A JP H02190043 A JPH02190043 A JP H02190043A
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- Japan
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- multiplier
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- circuit
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- 238000005070 sampling Methods 0.000 title claims description 10
- 238000001514 detection method Methods 0.000 title claims description 9
- 238000012935 Averaging Methods 0.000 claims abstract description 7
- 238000010586 diagram Methods 0.000 description 5
- 108010076504 Protein Sorting Signals Proteins 0.000 description 2
- 230000010363 phase shift Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
Landscapes
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明はデジタル通信用復調装置におけるサンプリング
クロツタの位相誤差検出回路に関する。
クロツタの位相誤差検出回路に関する。
従来、デジタル通信用復調装置等において必要とされる
サンプリングクロックの位相誤差を検出する回路として
、信号が＋１から＝１に変化するときのゼロクロス点、
つまり信号の中間点のデータにその両側の信号点の符号
から得られる情報を演算することにより、該ゼロクロス
点の位相を求め、ここから信号点の位相を推定する方式
の回路が提供されている。
サンプリングクロックの位相誤差を検出する回路として
、信号が＋１から＝１に変化するときのゼロクロス点、
つまり信号の中間点のデータにその両側の信号点の符号
から得られる情報を演算することにより、該ゼロクロス
点の位相を求め、ここから信号点の位相を推定する方式
の回路が提供されている。
上述した従来のサンプリング位相誤差検出回路では、ダ
ブルサンプリングを行い、クロックとゼロクロス点の位
相差から信号点の位相差を推定している。そのため、フ
ィルタの不完全性等により信号のアイパターンが歪んで
いた場合には、第４図に示したように、推定された信号
点の位相がずれてしまうという問題がある。
ブルサンプリングを行い、クロックとゼロクロス点の位
相差から信号点の位相差を推定している。そのため、フ
ィルタの不完全性等により信号のアイパターンが歪んで
いた場合には、第４図に示したように、推定された信号
点の位相がずれてしまうという問題がある。
本発明はこのような問題を解消し、位相誤差を高精度に
検出することを可能にしたサンプリング位相誤差検出回
路を提供することを目的とする。
検出することを可能にしたサンプリング位相誤差検出回
路を提供することを目的とする。
本発明のサンプリング位相誤差検出回路は、人力信号列
を蓄積する３段構成のシフトレジスタと、このシフトレ
ジスタの２段目のデータの絶対値をとる絶対値回路と、
この絶対値回路の出力の平均値をとる平均回路と、前記
絶対値回路の出力と平均値回路の出力との差を求める減
算器と、前記シフトレジスタの１段目と２段目の各デー
タを乗算する第１乗算器と、この第１乗算器と前記減算
器の各出力を乗算する第２乗算器と、前記シフトレジス
タの２段目と３段目の各データを乗算する第３乗算器と
、前記第２乗算器の出力を第３乗算器の出力に応じて通
過或いは遮断させる出力制御回路とを備えている。
を蓄積する３段構成のシフトレジスタと、このシフトレ
ジスタの２段目のデータの絶対値をとる絶対値回路と、
この絶対値回路の出力の平均値をとる平均回路と、前記
絶対値回路の出力と平均値回路の出力との差を求める減
算器と、前記シフトレジスタの１段目と２段目の各デー
タを乗算する第１乗算器と、この第１乗算器と前記減算
器の各出力を乗算する第２乗算器と、前記シフトレジス
タの２段目と３段目の各データを乗算する第３乗算器と
、前記第２乗算器の出力を第３乗算器の出力に応じて通
過或いは遮断させる出力制御回路とを備えている。
上述した構成では、位相誤差を検出する信号点における
信号の絶対値を求め、かつその平均値と該絶対値の差を
求めることで、信号点の両隣のみによる出力が抽出でき
、かつこの抽出した出力に信号点の前後の信号情報を加
味することで、常に位相のずれに対して等しく信号を、
両隣の信号が逆符号のときにのみ得ることができ、高精
度な位相誤差の検出を実現する。
信号の絶対値を求め、かつその平均値と該絶対値の差を
求めることで、信号点の両隣のみによる出力が抽出でき
、かつこの抽出した出力に信号点の前後の信号情報を加
味することで、常に位相のずれに対して等しく信号を、
両隣の信号が逆符号のときにのみ得ることができ、高精
度な位相誤差の検出を実現する。
次に、本発明を図面を参照して説明する。
第１図は本発明の一実施例のブロック図であり、第２図
は第１図ａ ”−ｅの各部の信号波形図である。
は第１図ａ ”−ｅの各部の信号波形図である。
第１図において、位相誤差が検出される入力信号列は３
段に構成したシフトレジスタ１に入力される。そして、
このシフトレジスタ１の２段目のデータａの絶対値すを
絶対値回路２において求め、かつ平均回路３において平
均化して平均値Ｃを得る。そして、減算器４において絶
対値回路２の出力すと平均回路３の平均値Ｃとの差ｄを
求める。
段に構成したシフトレジスタ１に入力される。そして、
このシフトレジスタ１の２段目のデータａの絶対値すを
絶対値回路２において求め、かつ平均回路３において平
均化して平均値Ｃを得る。そして、減算器４において絶
対値回路２の出力すと平均回路３の平均値Ｃとの差ｄを
求める。
一方、前記シフトレジスタ１の２段目のデータを、１段
目のデータと第１乗算器５において乗算し、その積を第
２乗算器６に入力させる。そして、この第２乗算器６に
おいて、前記減算器４から出力される差ｄと乗算し、そ
の積ｅを出力制御回路８に入力させる。
目のデータと第１乗算器５において乗算し、その積を第
２乗算器６に入力させる。そして、この第２乗算器６に
おいて、前記減算器４から出力される差ｄと乗算し、そ
の積ｅを出力制御回路８に入力させる。
また、前記シフトレジスタ１の１段目のデータと３段目
のデータを第３乗算器７において乗算し、その積を前記
出力制御回路８にゲート信号として人力し、この値に応
じて前記乗算器６の出力ｅを出力側に通過させ、或いは
遮断するように構成している。
のデータを第３乗算器７において乗算し、その積を前記
出力制御回路８にゲート信号として人力し、この値に応
じて前記乗算器６の出力ｅを出力側に通過させ、或いは
遮断するように構成している。
ここで位相誤差を検出しようとする信号の一例を第３図
に示す。この図においては、簡略化のために、信号の中
心から１ビット以上の広がりは小さいので無視している
。また、実際に出力される波形は、図中の破線のように
、各波形の重ね合わせとなるが、個々のインパルス波形
を実線で示した。
に示す。この図においては、簡略化のために、信号の中
心から１ビット以上の広がりは小さいので無視している
。また、実際に出力される波形は、図中の破線のように
、各波形の重ね合わせとなるが、個々のインパルス波形
を実線で示した。
図中の点Ａの信号点について考える。クロック位相がず
れていた場合、実際のサンプル点は点への左右いずれか
にずれる。点Ａを中心とする信号の波形は点Ａに対して
対称的なので、この信号からはクロック位相を推定する
ことは不可能である。
れていた場合、実際のサンプル点は点への左右いずれか
にずれる。点Ａを中心とする信号の波形は点Ａに対して
対称的なので、この信号からはクロック位相を推定する
ことは不可能である。
これは図中の他の点Ｂ、Ｃ，Ｄにおいても同様である。
そこで、各信号点の両隣の信号の影響、即ち符号量干渉
を考える必要がある。しかし、点Ａ、 Ｃのように両
隣の信号の符号が等しいときは、これら両隣の信号によ
る波形はやはり信号点に対して線対称になるから、やは
りクロック位相を推定することはできない。点Ｂ、Ｄの
場合のように、両隣の信号の符号が逆のときには、両隣
の信号による波形は信号点に対して点対称になる。した
がって、このような場合のみ位相の推定が可能となる。
を考える必要がある。しかし、点Ａ、 Ｃのように両
隣の信号の符号が等しいときは、これら両隣の信号によ
る波形はやはり信号点に対して線対称になるから、やは
りクロック位相を推定することはできない。点Ｂ、Ｄの
場合のように、両隣の信号の符号が逆のときには、両隣
の信号による波形は信号点に対して点対称になる。した
がって、このような場合のみ位相の推定が可能となる。
そこで、両隣の信号の符号が逆のときに、その両隣の信
号による波形のみを抽出するような回路を実現すればよ
いことが判る。
号による波形のみを抽出するような回路を実現すればよ
いことが判る。
したがって、第１図の回路において、先ず、両隣の信号
が逆符号となる全ての組合せ（１，１，１） （１゜−
１，−１） （−１，−１，１） （−１，１，１）に
よる４種の波形を信号点の前後±Ｔの範囲で第２図のａ
に示す。Ｔは信号の周期である。そして、３段構成のシ
フトレジスタ１は、サンプル点の前後サンプルの信号の
情報を保存しておくことができ、２段目の出力点をサン
プル点とする。このサンプル点の信号は絶対値回路２に
おいて絶対値すがとられ、同図すの信号となる。
が逆符号となる全ての組合せ（１，１，１） （１゜−
１，−１） （−１，−１，１） （−１，１，１）に
よる４種の波形を信号点の前後±Ｔの範囲で第２図のａ
に示す。Ｔは信号の周期である。そして、３段構成のシ
フトレジスタ１は、サンプル点の前後サンプルの信号の
情報を保存しておくことができ、２段目の出力点をサン
プル点とする。このサンプル点の信号は絶対値回路２に
おいて絶対値すがとられ、同図すの信号となる。
第２図のａから、±Ｔ／２の範囲では、サンプル点にお
ける信号の符号は信号点における信号の符号と等しいた
め、サンプル点での信号の絶対値をとると、信号点の信
号による出力だけについてみても、常に絶対値をとって
いることになる。したがって、この絶対値回路２の出力
を平均回路３で平均すれば、両隣の信号による出力値は
平均化されてゼロになり、同図Ｃのように、信号点の信
号のみによる出力が得られる。
ける信号の符号は信号点における信号の符号と等しいた
め、サンプル点での信号の絶対値をとると、信号点の信
号による出力だけについてみても、常に絶対値をとって
いることになる。したがって、この絶対値回路２の出力
を平均回路３で平均すれば、両隣の信号による出力値は
平均化されてゼロになり、同図Ｃのように、信号点の信
号のみによる出力が得られる。
そこで、この平均回路３の出力を絶対値回路２から減算
器４において引けば、第２図のｄのように、両隣の信号
のみによる出力が抽出できる。しかし、この出力ｄでは
、まだ２種類の波形が存在しているので、サンプル点の
符号とその１サンプル前の符号の積を第１乗算器５で求
め、その値を減算器４の出力に第２乗算器６で乗じてや
ると、その出力は同図ｅのようになり、常に位相のずれ
に対して等しい出力を行うようになり、高精度のサンプ
リング位相誤差を検出することが可能となる。ここで、
時間間隔Ｔが位相２πに相当する。
器４において引けば、第２図のｄのように、両隣の信号
のみによる出力が抽出できる。しかし、この出力ｄでは
、まだ２種類の波形が存在しているので、サンプル点の
符号とその１サンプル前の符号の積を第１乗算器５で求
め、その値を減算器４の出力に第２乗算器６で乗じてや
ると、その出力は同図ｅのようになり、常に位相のずれ
に対して等しい出力を行うようになり、高精度のサンプ
リング位相誤差を検出することが可能となる。ここで、
時間間隔Ｔが位相２πに相当する。
但し、両隣の信号が逆符号のときのみ出力を行うように
するため、第３乗算器７でサンプル点の前後の符号の積
を求め、その値が負のときのみ出力制御回路８のゲート
を開いて第２乗算器６の出力を出力させるようになって
いる。
するため、第３乗算器７でサンプル点の前後の符号の積
を求め、その値が負のときのみ出力制御回路８のゲート
を開いて第２乗算器６の出力を出力させるようになって
いる。
以上説明したように本発明は、信号点の位相を直接求め
ることができるので、フィルタの不完性のためアイパタ
ーンが歪んでいる場合でも高精度にクロック位相誤差を
検出することができる効果がある。
ることができるので、フィルタの不完性のためアイパタ
ーンが歪んでいる場合でも高精度にクロック位相誤差を
検出することができる効果がある。
第１図は本発明の一実施例のブロック図、第２図は第１
図の各部ａ −ｅの信号波形を示す図、第３図は位相誤
差を検出しようとする信号の波形図、第４図は従来の検
出回路における問題を説明するためのアイパターンであ
る。 ■・・・シフトレジスタ、２・・・絶対値回路、３・・
・平均回路、４・・・減算器、５・・・第１乗算器、６
・・・第２乗算器、７・・・第３乗算器、８・・・出力
制御回路。 第１図 ｒ −−−−−ど′“″ ニ 第２ 図 第３ 図 第４ 図
図の各部ａ −ｅの信号波形を示す図、第３図は位相誤
差を検出しようとする信号の波形図、第４図は従来の検
出回路における問題を説明するためのアイパターンであ
る。 ■・・・シフトレジスタ、２・・・絶対値回路、３・・
・平均回路、４・・・減算器、５・・・第１乗算器、６
・・・第２乗算器、７・・・第３乗算器、８・・・出力
制御回路。 第１図 ｒ −−−−−ど′“″ ニ 第２ 図 第３ 図 第４ 図
Claims (1)
- １、入力信号列を蓄積する３段構成のシフトレジスタと
、このシフトレジスタの２段目のデータの絶対値をとる
絶対値回路と、この絶対値回路の出力の平均値をとる平
均回路と、前記絶対値回路の出力と平均値回路の出力と
の差を求める減算器と、前記シフトレジスタの１段目と
２段目の各データを乗算する第１乗算器と、この第１乗
算器と前記減算器の各出力を乗算する第２乗算器と、前
記シフトレジスタの２段目と３段目の各データを乗算す
る第３乗算器と、前記第２乗算器の出力を第３乗算器の
出力に応じて通過或いは遮断させる出力制御回路とを備
えることを特徴とするサンプリング位相誤差検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1009217A JPH0624352B2 (ja) | 1989-01-18 | 1989-01-18 | サンプリング位相誤差検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1009217A JPH0624352B2 (ja) | 1989-01-18 | 1989-01-18 | サンプリング位相誤差検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02190043A true JPH02190043A (ja) | 1990-07-26 |
| JPH0624352B2 JPH0624352B2 (ja) | 1994-03-30 |
Family
ID=11714279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1009217A Expired - Lifetime JPH0624352B2 (ja) | 1989-01-18 | 1989-01-18 | サンプリング位相誤差検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0624352B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56120229A (en) * | 1980-02-27 | 1981-09-21 | Nec Corp | Phase detecting circuit |
| JPS60251742A (ja) * | 1984-05-29 | 1985-12-12 | Nec Corp | タイミング同期回路 |
| JPS6171736A (ja) * | 1984-09-17 | 1986-04-12 | Nec Corp | 微係数判別回路 |
-
1989
- 1989-01-18 JP JP1009217A patent/JPH0624352B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56120229A (en) * | 1980-02-27 | 1981-09-21 | Nec Corp | Phase detecting circuit |
| JPS60251742A (ja) * | 1984-05-29 | 1985-12-12 | Nec Corp | タイミング同期回路 |
| JPS6171736A (ja) * | 1984-09-17 | 1986-04-12 | Nec Corp | 微係数判別回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0624352B2 (ja) | 1994-03-30 |
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