JPH0219083A

JPH0219083A - サンプルホールド回路

Info

Publication number: JPH0219083A
Application number: JP63169646A
Authority: JP
Inventors: Nobutaka Kitagawa; 信孝北川; Akihiro Sueda; 末田　昭洋; Yasunori Kuwajima; 桑島　康法
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1988-07-07
Filing date: 1988-07-07
Publication date: 1990-01-23

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は、液晶テレビ駆動用大規模集積回路等に使用さ
れるサンプルホールド回路に係わり、特に、このサンプ
ルホールド回路内において各サンプルホールド素子の駆
動制御に用いられるシフトレジスタの改良に関する。

（従来の技術）液晶テレビ駆動用ＬＳＩはサンプルホールド回路を備え
、これにより撮影により得られた映像信号をサンプリン
グし、そのサンプリング値によって液晶表示器（ＬＣＤ
）内の各液晶素子の点灯／非点灯の制御を行う。このよ
うなサンプルホールド回路は、ＬＣＤ内にマトリックス
状に配列された液晶素子の１つ１つに対してサンプルホ
ールド素子を存し、それら各サンプルホールド素子のサ
ンプリング時期を撮影時の走査時点のずれに合わせてず
らせるために、シフトレジスタの各段出力を用いて各サ
ンプルホールド素子の駆動時期をずらせるように構成さ
れている。

第８図は、従来のカラー液晶テレビ用サンプルホールド
回路に用いられているシフトレジスタの回路図及びその
動作タイミングを示す。

一般に、カラー液晶テレビのＬＣＤでは、３色の基本色
成分Ａ、Ｂ、Ｃを夫々再生する液晶素子が、例えばＡ、
　　Ｂ、　　Ｃ，Ａ、　Ｂ、　Ｃ，・・・というような
順序で交互に配列されている。そして、それら各液晶素
子の配列位置は一定のピッチでずらされているため、そ
の位置ずれに対応する撮影時の走査時点のずれに合わせ
て、各液晶素子を駆動するための各サンプルホールド素
子のサンプリング時期をずらせる必要がある。これを行
うため、従来のサンプルホールド回路は第８図に示すよ
うに、−相のクロックΦで駆動される一相一列のシフト
レジスタを用い、その各段から駆動クロックΦの一周期
相当の時間ずれを有する出力信号ＱＡｍ。

ＱＢｍ、ＱＣｍ、ＱＡｍ＋１．　・＝を得ている。そし
て、それらのうち出力信号ＱＡｍは色成分Ａの第ｍ番目
液晶素子のためのサンプリング制御信号として用い、次
段の出力信号ＱＢｍは色成分Ｂの第ｍ番目液晶素子のた
めのサンプリング制御信号として用い、さらに次段の出
力信号ＱＣｍは色成分Ｃの第ｍ番目液晶素子のためのサ
ンプリング制御信号として用いるというように、−相一
列のシフトレジスタで３色の液晶素子サンプリング時期
制御を全て行っている。

（発明が解決しようとする課題）ところで、液晶素子を駆動するサンプルホールド素子は
、一般に、映像信号をサンプリングするためのアナログ
スイッチと、サンプリングされた映像信号をホールドす
るためのコンデンサとを備え、コンデンサにホールドさ
れた電圧に応じて液晶素子の点灯及び消灯を行う。この
場合、アナログスイッチがオンの時にサンプリングが行
われ、このサンプリング時間の長さはシフトレジスタの
各段から各アナログスイッチに与えられる出力信号の時
間幅により設定される。ここで、サンプリング時間はア
ナログスイッチのオン抵抗とコンデンサの容量とで定ま
る時定数よりも十分に長い時間に設定しておかなくては
ならない。何故なら、サンプリング時間が時定数よりも
短いとホールド電圧が十分に立上がらず、液晶素子の駆
動制御を確実に行うことができなくなるからである。

ところが、上述の従来技術では、−走査線の液晶素子の
制御を一相一列シフトレジスタで行っており、その各段
出力の時間的ずれは駆動クロックの一周期分に相当する
ため、ＬＣＤの素子数が多くなればなる程、より高い周
波数でシフトレジスタを駆動しなければならなくなり、
シフトレジスタの各段の出力時間はより短くなるため、
十分なるサンプリング時間の確保が困難となってしまう
。

例えば、テレビジョン画像の１走査線当りの時間は６３
６５μｓｅｃと定められている。従って、横方向素子数
が４８０ドツトのＬＣＤを用いた場合、帰線期間を１０
μＳｅｅとすると、映像信号のサンプリング周波数は８
．９７ＭＨｚ　［−４８０／（６３，５μｍ１０μ）］
となる。即ち、映像信号のサンプリング時間は１ｌｌｎ
ｓｅｅ［−１／８．９７ＭＨｚコという極めて短い時間
となるため、サンプリング時間内にホールド電圧の完全
な立上がりが期待できず、忠実な画像の再生が困難とな
る。

従って、本発明の目的は、各サンプルホールド素子のサ
ンプリング時期のずれを短縮した場合であっても、個々
のサンプリング時間は十分な長さを確保することができ
、よって確実な′サンプリング動作を保証することがで
きるサンプルホールド回路を提供することにある。

〔発明の構成〕

（課題を解決するための手段）上記目的達成のため、本発明は、多数のサンプルホール
ド素子と、これらのサンプルホールド素子を分担してそ
れぞれの各段出力により順次駆動する複数列の多段シフ
トレジスタとを備え、これら複数列の多段シフトレジス
タは異なる系統のシフトクロックによりそれぞれ駆動さ
れ、前記異る系統のシフトクロックは互いに位相が複数
分の１周期ずつずれているサンプルホールド回路を提供
する。

また、本発明は、多数のサンプル水・−ルド素子と、こ
れらのサンプルホールド素子を各段出力により順次駆動
する１列の多段シフトレジスタとを備え、この１列条段
シフトレジスタは複数系統のシフトクロックにより同じ
系統のシフトクロックが複数段毎に循環して加えられる
ようにして駆動され、前記複数系統ののシフトクロック
は互いに位相が複数分の１周期ずつずれているサンプル
ホールド回路を提供する。

さらに、本発明は、多数のサンプルホールド素子と、こ
れらのサンプルホールド素子を各段出力により順次駆動
する１列の多段シフトレジスタとを備え、この１列条段
シフトレジスタは１系統のシフトクロックにより駆動さ
れ、かつこのシフトクロックの複数周期相当のパルス幅
をもつ入力信号が与えられるサンプルホールド回路を提
供する。

（作　用）上記構成によれば、多数のサンプルホールド素子は、互
いにサンプリング時間がオーバーラツプしながら、所定
の時間ずれをもってサンプリングを行っていく。このよ
うに各サンプルホールド素子のサンプリング時間相互間
にオーバーラツプを設けたため、各サンプルホールド素
子のずれを短縮しても、従来に比較し十分に長いサンプ
リング時間が確保できる。

（実施例）以下、実施例により具体的に本発明を説明する。

第１図は、本発明に係るカラー液晶テレビ駆動用のサン
プルホールド回路の一実施例のブロック構成を示し、第
２図（ａ）は、この実施例のシフトレジスタ７Ａ、７Ｂ
、７Ｃの回路構成を示す。

既に説明したように、カラー液晶テレビ用のＬＣＤでは
、基本色成分Ａを再生する液晶素子ＩＡ１．・・・、Ｉ
Ａｎ、色成分Ｂを再生する液晶素子ＩＢ１．・・・、ｌ
Ｂｎ及び色成分Ｃを再生する液晶素子ＩＣ１，・・・、
ＩＣｎが図示のように交互に配列されている。これらの
液晶素子ＩＡ１゜ＩＢＩ、ＩＣＬ　・”、ＩＡｎ、ＩＢ
ｎ、ＩＣｎの１つ１つに対して、それを駆動するための
サンプルホールド素子２Ａ１．２Ｂ１．２ＣＩ、・・・
２Ａｎ、２Ｂｎ、２Ｃｎが設けられている。これらのサ
ンプルホールド素子は駆動する液晶素子の色Ａ、Ｂ、Ｃ
に応じて群に分けられ、素子群ＩＡ１．・・・、ＩＡｎ
は色成分Ａの映像信号ＶＡの信号線３Ａに、素子群ＩＢ
１．・・・、ｌＢｎは色成分Ｂの映像信号ＶＢの信号線
３Ｂに、また素子群ＩＣ１，・・・、ＩＣｎは色成分Ｃ
の映像信号ＶＣの信号線３Ｃにそれぞれ接続されている
。個々のサンプルホールド素子は、映像信号ＶＡ、ＶＢ
。

ＶＣをサンプリングするためのアナログスイッチ４と、
サンプリングした映像信号をホールドするためコンデン
サ５と、ホールドした映像信号を液晶素子の点灯／非点
灯制御信号に変換し出力する変換器６とから構成されて
いる。尚、各変換器６は、アウトプットイネーブル信号
ＯＥによって、−走査線毎に一斉に出力動作を行うよう
になっている。

各液晶素子ＩＡ１．ＩＢＩ、ＩＣＩ、・・・ＩＡｎ、Ｉ
Ｂｎ、ＩＣｎの位置は図示のように一定のピッチでずれ
ているため、その位置ずれに対応する撮影時の走査時点
のずれに合わせて、各サンプルホールド素子２Ａ１，２
Ｂ１，２Ｃ１，・・・２Ａｎ、２Ｂｎ、２Ｃｎのサンプ
リングの時期をずらせる必要がある。これを行うため、
この実施例では、３系統のクロックΦＡ、ΦＢ、ΦＣに
よりそれぞれ駆動される３列の一相ｎビットシフトレジ
スタ７Ａ、７Ｂ、７Ｃが設けられ、上述した素子群ごと
にサンプリング時期制御を分担する。

これらのシフトレジスタ７Ａ、７Ｂ、７Ｃには、それぞ
れクロックΦＡ、ΦＢ、ΦＣの１周期相当のパルス幅を
もつ入力信号ＱＡ、ＱＢ、ＱＣが与えられるように成っ
ている。これらのうち、シフトレジスタ７Ａの各段出力
はサンプルホールド素子群ＩＡＩ、・・・、ＩＡｎの各
アナログスイッチ４の制御端子に、シフトレジスタ７Ｂ
の各段出力は素子群Ｉ　Ｂ　１．・・・、ＩＢｎの各ア
ナログスイッチ４の制御端子に、またシフトレジスタ７
Ｃの各段出力は素子群ＩＣ１，・・・、ｌｃｎの各アナ
ログスイッチ４の制御端子に、レベルシフタ８を介して
それぞれ接続されている。そして、クロックΦＡ。

ΦＢ、ΦＣのタイミシグ調整により、それら３列のシフ
トレジスタ７Ａ、７Ｂ、７Ｃの各段への入力信号ＱＡ、
ＱＢ、ＱＣのシフト時点が一定時間ずつずらされて、そ
れにより各サンプルホールド素子のサンプリング時期が
ずらされるようになっている。

第２図（ａ）に示すように、各シフトレジスタ７Ａ、７
Ｂ、７Ｃは、その各段が、前段からシフトされた信号Ｑ
Ａ、ＱＢ、ＱＣを取込むためのクロックドインバータよ
りなる入力ゲート１１と、取込んだ信号ＱＡ、ＱＢ、Ｑ
Ｃを後段ヘシフトするためのクロックドインバータより
なる出力ゲート１２と、出、カゲート１２から後段ヘシ
フトされる信号ＱＡ、ＱＢ、ＱＣを対応するアナログス
イッチの制御端子に出力する外部出力線１３とを有して
構成されている。そして、各段の出力ゲート１２はクロ
ックΦＡ、ΦＢ、ΦＣの立上がりでオン状態となり立下
がりで出力保持状態となり、入力ケート１２は立上がり
でオン状態となり、立上がりで出力保持状態となる。し
たがって、各段出力ＱＡｍ、ＱＢｍ、ＱＣｍ、ＱＡｍ＋
１．−・・はクロックΦＡ、ΦＢ、ΦＣの立上がりで確
定するようになっている。

第２図（ｂ）は、シフトレジスタ７Ａ、７Ｂ。

７Ｃの動作タイミングを示している。これらのシフトレ
ジスタ７Ａ、７Ｂ、７Ｃは、いずれもデユーティ比が１
／３で位相が１／３周期ずつずらされたクロックΦＡ、
ΦＢ、ΦＣにより駆動される。

従って、クロックΦＡの立上がりから立上がりまでの一
周期にシフトレジスタ７Ａの出力ＱＡｍが高レベルとな
り、１／３周期ずれたクロックΦＢの立上がりから立上
がりまでの一周期にシフトレジスタ７Ｂの出力ＱＢｍが
高レベルとなり１．さらに１／３周期ずれたクロックΦ
Ｃの立上がりから立上がりまでの一周期にシフトレジス
タ７Ｃの出力ＱＣｍが高レベルとなるというように、各
シフトレジスタの出力ＱＡｍ、ＱＢｍ、ＱＣｍ。

ＱＡｍ＋１．・・・は１／３周期ずつずれて立上がって
行き高レベル状態を１周期の間維持する。従って、これ
らの出力により駆動される各アナログスイッチも、ｌ／
３周期ずつずれてターンオンして１周期の間サンプリン
グを継続する。

この場合、色成分の異なる映像信号のサンプリングは互
いにオーバーラツプして行われるが、別系統の信号であ
るため相互干渉は生じない。また、同じ色成分の映像信
号の異なるアナログスイッチによるサンプリングについ
ては、クロックの立上がりでシフトレジスタの前段出力
（例えばＱＡｍ）が立下がると共に後段出力（例えばＱ
Ａｍ＋１）が立上がるようになっているため、オーバー
ラツプしない。

以上の動作を第８図の従来例と比較してみると、各サン
プリングの開始時刻のずれは同じであるが、サンプリン
グ時間は３倍長くなっていることが分る。また、クロッ
クΦＡ、ΦＢ、ΦＣのパルス幅を従来例と比較してみる
と、２倍長くなっていることが分る。このように、この
実施例によれば、サンプリング時間において３倍、クロ
ック幅において２倍の動作周波数の改善が得られる。

第３図は、本発明の第２の実施例の動作タイミングを示
す。この実施例は第２図（ａ）と同じシフトレジスタを
用いる。異なる点は、クロックΦＣとしてクロックΦＢ
の反転信号を用いている点である。この場合、各クロッ
クΦＡ、ΦＢ。

ΦＣの立上がりの時間的ずれは第２図（ｂ）と同じであ
るから、各段出力ＱＡｍ、ＱＢｍ、ＱＣｍ。

ＱＡｍ＋ｌ、・・・も第２図（ａ）と同一となり、同じ
サンプリング動作が得られる。

この実施例の利点は、クロック発生回路が簡素化できる
ことにある。つまり、第２図（ｂ）の３系統のクロック
ΦＡ、ΦＢ、ΦＣを発生させるにはそれぞれ別個の発生
回路が必要であるが、第３図のクロックΦＡ、ΦＢ、Φ
ＣはクロックΦＡ。

ΦＢの各発生回路とインバータがあればよく、より簡単
な構成となるため、集積回路として構成する場合のパタ
ーン面積の縮小化が図れる。

第４図は本発明の第３の実施例の動作タイミングを示す
。この実施例も第２図（ａ）のシフトレジスタを用いる
。この実施例の特徴はクロックΦＡ、ΦＢ、ΦＣのデユ
ーティ比が１／２である点にある。各クロックΦＡ、Φ
Ｂ、ΦＣの位相ずれは第２図（ｂ）の場合と同じである
。従って、サンプリング動作は第２図の実施例と同じで
ある。

この実施例の利点は、クロックΦＡ、ΦＢ。

ΦＣのデユーティ比を１／２にしたことによる動作周波
数の改善にある。つまり、第２図（ａ）の場合は第８図
の従来例と比較してクロック幅が２倍長くなっているが
、本実施例の場合は、クロック幅が３倍長くなっており
、クロック発生回路の動作周波数が一層改善されている
。

第５図は本発明の第４の実施例のブロック構成を示し、
第６図（ａ）はこの実施例のシフトレジスタ７の回路図
を示す。

第５図に示すように、この実施例では３系統のクロック
ΦＡ、ΦＢ、ΦＣで駆動される３相１列のｎＸ３ビツト
シフトレジスタ７を用いて各サンプルホールド回路のサ
ンプリング時期を制御する。

第６図（ａ）に示すように、シフトレジスタ７は、その
各段が、前段からシフトされた信号Ｑを取込むためのク
ロックドインバータよりなる入力ゲート１１と、取込ま
れた信号Ｑを後段にシフトする常時オン状態のインバー
タよりなる出力ゲート１４と、出力ゲート１４から後段
へ出力された信号Ｑを対応するアナログスイッチに出力
する外部出力線１３とを有して構成されている。各クロ
ックΦＡ、ΦＢ、ΦＣは、互いに１段ずつずれて３段目
毎の人力ゲート１１に循環して加えられるようになって
いる。そして、クロックΦＡで駆動される段の出力ＱＡ
ｍ、ＱＡｍ＋１．・・・は映像信号ＶＡのサンプリング
制御信号として、クロックΦＢで駆動される段の出力Ｑ
Ｂｍ、・・・は映像信号ＶＢのサンプリング制御信号と
して、またクロックΦＣで駆動される段の出力ＱＣｍ、
・・・は映像信号ＶＣのサンプリング制御信号としてそ
れぞれ用いられる。

第６図（ｂ）はこのシフトレジスタの動作タイミングを
示している。このシフトレジスタは第２図（ａ）のシフ
トレジスタと実質的に同じ動作をするもので、この実施
例では第２図（ｂ）と同じクロックΦＡ、ΦＢ、ΦＣで
駆動される。従って、第２図（ｂ）の場合と同じ動作が
得られ、同様の動作周波数の改善を得ることができる。

このような３相１列シフトレジスタを用いる利点はシフ
トレジスタの構成の簡素化にある。つまり、第２図（ａ
）と第６図（ａ）とを比較して明白なように、３列のシ
フトレジスタを用いる場合に比べ、本実施例ではシフト
レジスタの配線数等において大幅に簡素化されており、
集積回路として構成する場合のパターン面積の縮小化に
大きく寄与できる。

上記のように第６図（ａ）のシフトレジスタは第２図（
ａ）のシフトレジスタと実質的に同じ動作をするもので
あるから、これを第３図や第４図に示すクロックΦＡ、
ΦＢ、ΦＣで駆動する実施例も可能である。これらの実
施例においても、第３図、第４図の実施例と同様の作用
効果が得られることは勿論である。

第７図は本発明の第５の実施例のシフトレジスタの構成
とその動作タイミングを示す。この実施例は第８図の従
来例と同じ１相１列のｎＸ３ビットシフトレジスタを用
い、これを従来と同じ周波数のクロックΦで駆動する。

異なる点は、シフトレジスタの入力信号Ｑのパルス幅で
ある。つまり、第８図の従来例ではクロックΦの１周期
相当のパルス幅を、もつ入力信号Ｑを用いたが、この実
施例ではクロックΦの３周期相当のパルス幅をもつ入力
信号Ｑを用いる。その結果、シフトレジスタの各段出力
ＱＡｍ、ＱＢｍ、ＱＣｍ、ＱＡｍ＋１．−・・は、クロ
ックΦの３周期相当のパルス幅を持つことになり、互い
にオーバラップしながらクロックΦの１周期相当の時間
ずれで順次立上がっていく。

このシフトレジスタの動作は、上述の第１〜第４の実施
例のそれと実質的に同じであり、従って同様のサンプリ
ング動作が得られる。この実施例の利点は、ｌ系統のク
ロックΦでシフトレジスタを駆動できる点である。

以上、好適な実施例をいくつか説明したが、本発明はこ
れらの実施例のみに限られるものではない。シフトレジ
スタの各段出力が規定の時間ずれを持って立上がりかつ
立下がるようになってさえいれば、シフトレジネタの構
成や各段出力のオーバーラツプ幅等に関しては他にも種
々の変形例が考え得る。また、上記実施例では、成品テ
レビ駆動用のサンプルホールド回路を対象に説明したが
、本発明はそれだけに限られるわけではなく、多数のサ
ンプルホールド素子をシフトレジスタで駆動制御する方
式のサンプルホールド回路が使用できる分野であれば、
ファクシミリ、複写機、イメージプリンタ等各種の分野
に適用できる。

〔発明の効果〕

以上説明したように、本発明によれば、各サンプルホー
ルド素子のサンプリング時期相互間にオーバーラツプを
設けるようにしているため、各サンプルホールド素子の
駆動時期のずれを短縮しなければならない場合であって
も、十分なサンプリング時間を確保することが出来、確
実なサンプリング動作が保証できる。また、サンプリン
グ時間を従来と同じとした場合には、より多くのサンプ
ルホールド素子をより高速に駆動することができる。

【図面の簡単な説明】

第１図は本発明に係るサンプルホールド回路の第１の実
施例のブロック構成図、第２図は第１図の実施例のシフ
トレジスタの回路図及びその動作を示すタイミングチャ
ート、第３図は本発明の第２の実施例の動作を示すタイ
ミングチャート、第４図は本発明の第３の実施例の動作
を示すタイミングチャート、第５図は本発明の第４の実
施例のブロック構成図、第６図は第５図の実施例のシフ
トレジスタの回路図及びその動作を示すタイミングチャ
ート、第７図は本発明の第５の実施例のシフトレジスタ
の回路図及びその動作を示すタイミングチャート、第８
図は従来のサンプルホールド回路のシフトレジスタの回
路図及びその動作を示すタイミングチャートである。２・・・サンプルホールド素子、４・・・アナログスイ
ッチ、５・・・コンデンサ、７・・・３相１列ＱＸ３ビ
ットシフトレジスタ、７Ａ、７Ｂ、７Ｃ・・・−相３列
ｎビットシフトレジスタ、１１・・・入力ゲート、１２
．１４・・・出力ゲート、１３・・・外部出力線。ＱＡｒｎ＋＋第２図第３図第４図第５図第６図第７図

Claims

【特許請求の範囲】１、多数のサンプルホールド素子と、これらのサンプル
ホールド素子を分担してそれぞれの各段出力により順次
駆動する複数列の多段シフトレジスタとを備え、これら
複数列の多段シフトレジスタは異なる系統のシフトクロ
ックによりそれぞれ駆動され、前記異る系統のシフトク
ロックは互いに位相が複数分の１周期ずつずれているサ
ンプルホールド回路。２、多数のサンプルホールド素子と、これらのサンプル
ホールド素子を各段出力により順次駆動する１列の多段
シフトレジスタとを備え、この１列多段シフトレジスタ
は複数系統のシフトクロックにより同じ系統のシフトク
ロックが複数段毎に循環して加えられるようにして駆動
され、前記複数系統ののシフトクロックは互いに位相が
複数分の１周期ずつずれているサンプルホールド回路。３、前記シフトクロックの少なくとも一が他の一のシフ
トクロックの反転信号である請求項１または請求項２の
いずれかに記載のサンプルホールド回路。４、前記シフトクロックのデューティ比が１／２である
請求項１または請求項２のいずれかに記載のサンプルホ
ールド回路。５、多数のサンプルホールド素子と、これらのサンプル
ホールド素子を各段出力により順次駆動する１列の多段
シフトレジスタとを備え、この１列多段シフトレジスタ
は１系統のシフトクロックにより駆動され、かつこのシ
フトクロックの複数周期相当のパルス幅をもつ入力信号
が与えられるサンプルホールド回路。