JPH02191027A - 複数画素同時表示制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概　要］ 複数の画素を１回のアクセスで同時に読み出して、これ
らの画素をディスプレイにて表示する画像表示制御方式
に関し、 ウィンドウを１画素単位で制御できるとともに、スクロ
ール操作を施した場合の動きもスムーズに行なえるよう
にすることを目的とし、 画像をディスプレイに表示するに際して、画像メモリに
記憶されている画素を１回のアクセスで複数個同時に読
み出して、この読み出した複数の画素をパラレル／シリ
アル変換回路で順次ディスプレイへ送出することにより
、ディスプレイにて、これらの画素を表示する画像表示
制御方式において、画素読出し開始制御信号および表示
期間制御信号がそれぞれその立ち上げタイミングを別個
に制御されることにより、１画素単位で画像表示制御を
行なうように構成する。

［産業上の利用分野］ 本発明は、複数の画素を１回のアクセスで同時に読み出
して、これらの画素をディスプレイにて表示する画像表
示制御方式に関する。

近年、画像処理制御技術の発達に伴い、種々の画像装置
が開発されており、より高速な処理を行なうことが要求
されている。このために、上記のように複数の画素を同
時に表示するための制御方式が提案された。

［従来の技術］ 第８図は従来の複数画素同時表示制御方式を実施するた
めのブロック図であるが、この第８図において、１は画
像データを記憶する画像メモリ、２は読出しクロック発
生回路で、この読出しクロック発生回路２は画像表示制
御回路５′からの読出し期間情報を受けて画像メモリ１
とパラレル／シリアル変換回路３へ読出しクロックを供
給するものである。

３は画像メモリ１からのｎ画素パラレルデータをシリア
ルデータに変換するパラレル／シリアル変換回路で、４
はパラレル／シリアル変換回路３からのシリアルデータ
を受けて複数の画素からなる画像を表示するディスプレ
イである。

５′は画像表示制御回路で、この画像表示制御回路５′
は、ディスプレイ開始アドレス、画像メモリ読出し開始
アドレス、画像メモリ読出し終了アドレス（あるいはデ
ィスプレイ表示終了アドレス）を受けて画像メモリ１へ
読出しアドレスを出すとともに、読出しクロック発生回
路２へ読出し期間情報を出すものである。

このような構成により、画像メモリ１内の画素をディス
プレイ４に表示するに際しては、読出しクロック発生回
路２へ画像表示制御回路５′から画像メモリ１の読出し
期間情報を与えることにより、読出しクロックのタイミ
ングはそのままでｎ画素ごとにデータがパラレルデータ
として読み出され、このパラレルデータがパラレル／シ
リアル変換回路３でシリアルデータに変換されて、ディ
スプレイ４へ送られることにより、ｎ画素分同時にディ
スプレイ４上に表示される。

［発明が解決しようとする課題］ しかしながら、このような従来の複数画素同時表示制御
方式では、表示画像にｎ画素ごとのバウンダリ（境界）
が生じてしまい、このためｎ画素毎にしかウィンドウ（
表示範囲）を作ることができず、更にはスクロール操作
を施した場合に、その時の動きがスムーズでないという
問題点がある。

そこで、第９図に示すごとく、マスクメモリ６を用いて
、同時に画像メモリ１から読み出した画像データと所要
のマスクデータとの論理積をＡＮＤゲート７でとって、
ウィンドウを１画素単位で制御するものも考えられるが
、かかる手段を用いても、やはりスクロール操作の際の
問題は解決できないという問題点がある。なお、第９図
中、第８図と同じ符号はほぼ同様の部分を示している。

本発明は、このような問題点に鑑みなされたもので、ウ
ィンドウを１画素単位で制御できるとともに、スクロー
ル操作を施した場合の動きもスムーズに行なえるように
した、複数画素同時表示制御方式を提供することを目的
としている。

［課題を解決するための手段］ 第１図は本発明の原理ブロック図である。

この第１図において、１は画像データを記憶する画像メ
モリであり、２は読出しクロック発生回路で、この読出
しクロック発生回路２は画像表示制御回路５からの画素
読出し開始制御信号を受けて画像メモリ１とパラレル／
シリアル変換回路３へ読出しクロックを供給するもので
ある。

３は画像メモリ１からのｎ画素パラレルデータをシリア
ルデータに変換するパラレル／シリアル変換回路で、４
はパラレル／シリアル変換回路３からのシリアルデータ
を受けて複数の画素からなる画像を表示するディスプレ
イである。

５は画像表示制御回路で、この画像表示制御回路５は、
ディスプレイ表示開始アドレス、画像メモリ読出し開始
アドレス、ディスプレイ表示終了アドレスを受けて、画
像メモリ１へ読出しアドレスを出すとともに、読出しク
ロック発生回路２へ画素読出し開始制御信号を出し、更
にはパラレル／シリアル変換回路３へ表示期間制御信号
を出すものである。

ここで、画素読出し開始制御信号および表示期間制御信
号はそれぞれその立ち上げタイミングを別個に制御され
るようになっており、これにより、１画素単位で画像表
示制御を行なうことができる。

［作　用］ このような構成により、画像メモリ１内の画素をディス
プレイ４に表示するに際しては、画像表示制御回路５か
ら、画像メモリ１へは読出しアドレスを与え、読出しク
ロック発生回路２へは画素読出し開始制御信号を与え、
パラレル／シリアル変換回路３へは表示期間制御信号を
与える。これにより、パラレル／シリアル変換回路３で
変換されたシリアルデータがディスプレイ４へ送られ、
このディスプレイ４上に表示される。この場合、画素読
出し開始制御信号および表示期間制御信号はそれぞれそ
の立ち上げタイミングを別個に制御されるので、１画素
単位で画像表示制御を行なうことができる。

［実施例］ 以下、図面を参照して本発明の詳細な説明する。

第２図は本発明の一実施例を示すブロック図で、この第
２図において、１は画像メモリ、２は読出しクロック発
生回路（読出しクロックタイミング発生回路）、３はパ
ラレル／シリアル変換回路、４はディスプレイであるが
、これらは従来例で説明したものとほぼ同様であるので
、その詳細な説明は省略する。

ところで、５は画像表示制御回路で、この画像表示制御
回路５は、ディスプレイ表示開始アドレス、画像メモリ
読出し開始アドレス、ディスプレイ表示終了アドレスを
受けて、画像メモリ１へ読出しアドレスを出すとともに
、読出しクロック発生回路２へ画素読出し開始制御信号
としての読出しクロック制御イネーブル信号ＲＥＮを出
し、更にはパラレル／シリアル変換回路３へ表示期間制
御信号としての表示位置制御イネーブル信号ＤＥＮを出
すものであるが、このために、読出しクロック制御イネ
ーブル発生回路８９表示位置制御イネーブル発生回路９
．読出し／表示アドレスカウンタ１０をそなえて構成さ
れている。

ここで、読出しクロック制御イネーブル発生回路８は、
読出しクロック発生回路２へ読出しクロック制御イネー
ブル信号ＲＥＮを出すもので、このため、この読出しク
ロック制御イネーブル発生回路８は、第３図に示すよう
に、読出し開始時データ作成部８１．セレクタ部８２．
データマスク部８３をそなえて構成されている。

読出し開始時データ作成部８１は、ディスプレイ表示開
始アドレス下位２ビツトＤｓｔおよび画像メモリ読出し
開始アドレス下位２ビツトＲｓｔの情報を受けて読出し
開始時のデータを作成するものである。すなわち、４画
素間時制御の場合について説明すると、読出し開始のタ
イミングは、第５゜６図に示すように、ディスプレイ表
示開始アドレス下位２ビツトＤｓｔ、画像メモリ読出し
開始アドレス下位２ビツトＲｓｔの組み合わせによって
異なるが、この場合、同じく第５，６図に示すように表
示位置制御イネーブル信号ＤＥＮの立ち上がりタイミン
グとの関係で、表示開始位置を含むバウンダリとその１
つ前のバウンダリとのデータでそのタイミングを表わす
ことができるから、この読出し開始時データ作成部８１
では、２バウンダリ分のデータを作成することが行なわ
れるようになっている。

セレクタ部８２は、表示開始基準の前のバウンダリのタ
イミングを用いて前半のデータを選択する前半データ用
セククタ８２Ａと、表示開始基準のバウンダリのタイミ
ングを用いて後半のデータを選択する後半データ用セク
クタ８２Ｂとをそなえており、各セレクタ８２Ａ、８２
Ｂは、それぞれのバウンダリのタイミングでは、作成し
たそれぞれのバウンダリのデータを出力し、それ以外で
は、オールＨ（ハイ）の読出しイネーブル状態信号を出
力する。

データマスク部８３は、セレクタ部８２からのデータを
４画素バウンダリでの表示期間とその１つ前のバウンダ
リの聞出力させるもので、その出力が読出しクロック制
御イネーブル信号ＲＥＮとして読出しクロック発生回路
２へ出力される。

また、表示位置制御イネーブル発生回路９は、第４図に
示すごとく、セレクタ部９１とデータマスク部９２とを
そなえて構成されている。

ここで、セレクタ部９１は、ディスプレイ表示開始アド
レス下位２ビツトＤｓｔを受けて表示開始基準のバウン
ダリのタイミングで表示開始時のデータを作成する表示
開始時データ作成部９１Ａと、ディスプレイ表示終了ア
ドレス下位２ビツトＤ、ｅｎｄを受けて表示終了基準の
バウンダリのタイミングで表示終了時のデータを作成す
る表示終了時データ作成部９１Ｂとをそなえて構成され
ており、これによりこのセレクタ部９１は、表示開始時
と表示終了時には表示開始時データ作成部９１Ａおよび
表示終了時データ作成部９１Ｂでそれぞれ作成したデー
タを出力し、それ以外ではオールＨ（ハイ）の表示イネ
ーブル状態信号を出力する。

データマスク部９２は、セレクタ部９１からのデータを
４画素バウンダリでの表示期間出力させるもので、その
出力が表示位置制御イネーブル信号ＤＥＮとしてパラレ
ル／シリアル変換回路３へ出力される。

ここで、読出しクロック制御イネーブル信号ＲＥＮおよ
び表示位置制御イネーブル信号ＤＥＮはそれぞれその立
ち上げタイミングを別個に制御されるようになっている
が、これらの信号ＲＥＮ。

ＤＥＮの関係を４画素同時制御の場合を例にして示すと
、第５〜７図のようになる。これらの図において、読出
しクロック制御イネーブル信号ＲＥＮの立ち上がりのタ
イミングで画像メモリ１の読み出しが開始され、表示位
置制御イネーブル信号ＤＥＮの立ち上がりで表示が開始
される。また、表示の終了はディスプレイ終了アドレス
下位２ビットＤ　ｅｎｄで同様の制御をすることにより
行なわれる。これにより、１画素単位で画像表示制御を
行なうことができる。

なお、読出し／表示アドレスカウンタ１０は画像メモリ
１とディスプレイ４のためのアドレスカウンタである。

上述の構成により、画像メモリ１内の画素をディスプレ
イ４に表示するに際しては、画像表示制御回路５から、
画像メモリ１へは読出しアドレスを与え、読出しクロッ
ク発生回路２へは読出しクロック制御イネーブル信号Ｒ
ＥＮを与え、パラレル／シリアル変換回路３へは表示位
置制御イネーブル信号ＤＥＮを与える。これにより、パ
ラレル／シリアル変換回路３で変換されたシリアルデー
タがディスプレイ４へ送られ、このディスプレイ４上に
表示される。この場合、読出しクロック制御イネーブル
信号ＲＥＮおよび表示位置制御イネーブル信号ＤＥＮは
それぞれその立ち上げタイミングを別個に制御されるの
で、１画素単位で画像表示制御を行なうことができる。

即ち、第５，６図に示すように、読出しクロック制御イ
ネーブル信号ＲＥＮの立ち上がりのタイミングで画像メ
モリ１の読み出しが開始され、表示位置制御イネーブル
信号ＤＥＮの立ち上がりで表示が開始される。

また、表示の終了は、第７図に示すように、ディスプレ
イ終了アドレス下位２ビツトＤｅｎｄで同様の制御をす
ることにより行なわれる。

このように複数画素同時制御を行なう方式をとっていて
も、表示に対する画像メモリ１の読出しタイミングを読
出しクロック制御イネーブル信号ＲＥＮの指示によりず
らすことで、マスクメモリを用いなくても、１画素単位
で表示することができるほか、スクロールを円滑に行な
うこともできる。

また、表示の終了をディスプレイ表示終了アドレスだけ
に依存させたことにより、画像に対して拡大や縮小の制
御をかけたときにも、指定した画像の表示範囲の中だけ
にその制御をかけて表示することができる。

［発明の効果］ 以上詳述したように、本発明の複数画素同時表示制御方
式によれば、画素読出し開始制御信号および表示期間制
御信号はそれぞれその立ち上げタイミングを別個に制御
されるので、１画素単位で画像表示制御を行なうことが
でき、これによりウィンドウを１画素単位で制御できる
とともに、スクロール操作を施した場合の動きもスムー
ズに行なえる利点がある。

【図面の簡単な説明】 第１図は本発明の原理ブロック図、 第２図は本発明の一実施例を示すブロック図、第３図は
読出しクロック制御イネーブル発生回路のブロック図、 第４図は表示位置制御イネーブル発生回路のブロック図
、 第５〜７図は本発明の一実施例の作用を説明するための
タイムチャート、 第８図は従来例を示すブロック図、 第９図は他の従来例を示すブロック図である。 図において、 １は画像メモリ、 ２は読出しクロック発生回路、 ３はパラレル／シリアル変換回路、 ４はディスプレイ、 ５は画像表示制御回路、 ８は読出しクロック制御イネーブル発生回路、９は表示
位置制御イネーブル発生回路。 １０は読出し／表示アドレスカウンタ、８１は読出し開
始時データ作成部、 ８２はセレクタ部、 ８２Ａ、８２Ｂはセレクタ、 ８３はデータマスク部、 ９１はセレクタ部、 ９１Ａは表示開始時データ作成部、 ９１Ｂは表示終了時データ作成部、 ９２はデータマスク部である。

Claims (1)

1. 【特許請求の範囲】 画像をディスプレイ（４）に表示するに際して、画像メ
   モリ（１）に記憶されている画素を１回のアクセスで複
   数個同時に読み出して、この読み出した複数の画素をパ
   ラレル／シリアル変換回路（３）で順次該ディスプレイ
   （４）へ送出することにより、該ディスプレイ（４）に
   て、これらの画素を表示する画像表示制御方式において
   、 画像表示制御回路（５）から出力される該画像メモリ（
   １）からの画素の読出し開始時期を制御する画素読出し
   開始制御信号および画像を該ディスプレイ（４）に表示
   する期間を制御する表示期間制御信号がそれぞれその立
   ち上げタイミングを別個に制御されることにより、１画
   素単位で画像表示制御を行なうことを 特徴とする、複数画素同時表示制御方式。