JPH02191057A - 多重プロセッサシステム - Google Patents
多重プロセッサシステムInfo
- Publication number
- JPH02191057A JPH02191057A JP1170989A JP1170989A JPH02191057A JP H02191057 A JPH02191057 A JP H02191057A JP 1170989 A JP1170989 A JP 1170989A JP 1170989 A JP1170989 A JP 1170989A JP H02191057 A JPH02191057 A JP H02191057A
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- Japan
- Prior art keywords
- request
- timing
- cpus
- central processing
- processing units
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は多重プロセッサシステム、特に複数台の中央
処理装置が、主記憶装置を共有することができる多重プ
ロセッサシステムに関するものである。
処理装置が、主記憶装置を共有することができる多重プ
ロセッサシステムに関するものである。
第４図は例えば、日経エレクトロニクス１９８６゜６．
２，３９６号、１９５頁” ＣＰ Ｕを１ボードに実装
した大型コンピュータＭ −７８０”に示された従来例
の多重プロセッサシステムの構成を示す構成図である。
２，３９６号、１９５頁” ＣＰ Ｕを１ボードに実装
した大型コンピュータＭ −７８０”に示された従来例
の多重プロセッサシステムの構成を示す構成図である。
この構成図はこの従来例の抜粋であり、この発明に直接
関係のない部分は省略している。
関係のない部分は省略している。
第４図中、ｌａ、ｌｂはそれぞれ別個の中央処理装置（
以下、ｌａ、ｌｂのそれぞれをＣＰＵ１ａ、ＣＰＵ１ｂ
という）、２ａ、２ｂはそれぞれＣＰＵ１ａ、ＣＰＵ１
ｂのそれぞれからシステム制御装置３にセットされるポ
ート、５はリクエストの順番を判定する優先順位判定回
路、４はＣＰＵ１ａとＣＰＵ、１ｂが共有する主記憶装
置であり、システム制御装置３はポート２ａ、ポート２
ｂ、優先順位判定回路５より構成されている。
以下、ｌａ、ｌｂのそれぞれをＣＰＵ１ａ、ＣＰＵ１ｂ
という）、２ａ、２ｂはそれぞれＣＰＵ１ａ、ＣＰＵ１
ｂのそれぞれからシステム制御装置３にセットされるポ
ート、５はリクエストの順番を判定する優先順位判定回
路、４はＣＰＵ１ａとＣＰＵ、１ｂが共有する主記憶装
置であり、システム制御装置３はポート２ａ、ポート２
ｂ、優先順位判定回路５より構成されている。
次にこの従来例の動作を第４図を用いて説明する。
第４図において、ＣＰＵ１ａまたはＣＰＵ１ｂは、任意
のタイミングでシステム制御装置３に対し、主記憶装置
４へのアクセスの要求を出す。システム制御装置３へ送
られたＣＰＵ１ａからのアクセス要求はポート２ａへ、
ＣＰＵ１ｂからのアクセス要求はポート２ｂにセットさ
れ、スタックされる。システム制御装置３は、複数のＣ
ＰＵ１ａまたはＣＰＵ１ｂから受けたアクセスのリクエ
ストを、リクエストの到着時間および優先順位の高い順
に該リクエストを処理する。即ち、該リクエストの順番
は優先順位判定回路５で判定され、この判定で選択され
たＣＰＵ １ ａまたはＣＰＵ１ｂのいずれかが、主記
憶装置４に対する読出しまたは書込み動作をする。
のタイミングでシステム制御装置３に対し、主記憶装置
４へのアクセスの要求を出す。システム制御装置３へ送
られたＣＰＵ１ａからのアクセス要求はポート２ａへ、
ＣＰＵ１ｂからのアクセス要求はポート２ｂにセットさ
れ、スタックされる。システム制御装置３は、複数のＣ
ＰＵ１ａまたはＣＰＵ１ｂから受けたアクセスのリクエ
ストを、リクエストの到着時間および優先順位の高い順
に該リクエストを処理する。即ち、該リクエストの順番
は優先順位判定回路５で判定され、この判定で選択され
たＣＰＵ １ ａまたはＣＰＵ１ｂのいずれかが、主記
憶装置４に対する読出しまたは書込み動作をする。
以上のように、従来例においては、同じ時刻に複数の中
央処理装置（ＣＰＵ）からアクセス要求があった場合、
それら複数のＣＰＵ間の優先順位のみに基づいて、主記
憶装置４へのアクセス要求が許可されるので、優先順位
の低いＣＰＵは、主記憶装置４へのアクセスのための待
ち時間が常に長くなり、システム全体の効率を低下させ
るという問題点があった。
央処理装置（ＣＰＵ）からアクセス要求があった場合、
それら複数のＣＰＵ間の優先順位のみに基づいて、主記
憶装置４へのアクセス要求が許可されるので、優先順位
の低いＣＰＵは、主記憶装置４へのアクセスのための待
ち時間が常に長くなり、システム全体の効率を低下させ
るという問題点があった。
また、複数のＣＰＵは、それぞれ任意の時刻にリクエス
トを発生するので、優先順位判定回路５は同時に複数の
リクエストを処理できる能力を持たねばならず、ＣＰＵ
の台数が増加した場合には、優先順位判定回路５が複雑
になり、ここでのオーバヘッドが増加するという問題点
があった。
トを発生するので、優先順位判定回路５は同時に複数の
リクエストを処理できる能力を持たねばならず、ＣＰＵ
の台数が増加した場合には、優先順位判定回路５が複雑
になり、ここでのオーバヘッドが増加するという問題点
があった。
この発明は上記のような従来例の問題点を解消するため
になされたもので、同時にリクエスト可能なＣＰＵの台
数を限定し、主記憶装置へのアクセスのための待ち時間
を短くし、かつ優先順位判定回路を簡易に構成してオー
バヘッドを減少し、ハードウェア量を減らし、システム
全体の効率を向上させることを目的とする。
になされたもので、同時にリクエスト可能なＣＰＵの台
数を限定し、主記憶装置へのアクセスのための待ち時間
を短くし、かつ優先順位判定回路を簡易に構成してオー
バヘッドを減少し、ハードウェア量を減らし、システム
全体の効率を向上させることを目的とする。
このため、この発明においては、複数台の中央処理装置
と、該中央処理装置に共有されている主記憶装置と、該
中央処理装置と該主記憶装置間のデータ転送を制御する
システム制御装置を備えた多重プロセッサシステムにお
いて、前記複数台の中央処理装置のそれぞれが前記主記
憶装置へのアクセスのリクエストを、前記システム制御
装置に行うタイミングを固定するように規定するタイミ
ング規定手段Ａと、同時にリクエスト可能な中央処理装
置の台数を限定するリクエスト優先順位判定手段Ｂとを
具備することにより、前記目的を達成しようとするもの
である。
と、該中央処理装置に共有されている主記憶装置と、該
中央処理装置と該主記憶装置間のデータ転送を制御する
システム制御装置を備えた多重プロセッサシステムにお
いて、前記複数台の中央処理装置のそれぞれが前記主記
憶装置へのアクセスのリクエストを、前記システム制御
装置に行うタイミングを固定するように規定するタイミ
ング規定手段Ａと、同時にリクエスト可能な中央処理装
置の台数を限定するリクエスト優先順位判定手段Ｂとを
具備することにより、前記目的を達成しようとするもの
である。
この゛発明における多重プロセッサシステムは、タイミ
ング規定手段を設けたので、複数台の中央処理装置のそ
れぞれが主記憶装置へのアクセスのリクエストをシステ
ム制御装置に行うタイミングを固定するように規定し゛
、また、リクエスト優先順位判定手段を設けたので、同
時にリクエスト可能な中央処理装置の台数を限定する。
ング規定手段を設けたので、複数台の中央処理装置のそ
れぞれが主記憶装置へのアクセスのリクエストをシステ
ム制御装置に行うタイミングを固定するように規定し゛
、また、リクエスト優先順位判定手段を設けたので、同
時にリクエスト可能な中央処理装置の台数を限定する。
以下この発明の一実施例を図面に基づいて説明する。
第１図はこの発明の一実施例である多重プロセッサシス
テムの構成図、第２図はこの一実施例でＣＰＵが４台の
場合のリクエストのタイミングを示すタイミング図、第
３図はこの一実施例でＣＰＵが６台の場合のリクエスト
のタイミングを示すタイミング図であり、各図中、前記
従来例と同一または相当構成要素は同一符号で表わし、
重複説明は一部省略する。また、第１図中、Ａはタイミ
ング規定手段であり、該タイミング規定手段Ａは、タイ
ミング発生装置６およびリクエスト信号発生制御装置７
ａ、７ｂ、７ｃ、７ｄより構成され、複数台の中央処理
装置１ａ、ｌｂ、ｌｃ。
テムの構成図、第２図はこの一実施例でＣＰＵが４台の
場合のリクエストのタイミングを示すタイミング図、第
３図はこの一実施例でＣＰＵが６台の場合のリクエスト
のタイミングを示すタイミング図であり、各図中、前記
従来例と同一または相当構成要素は同一符号で表わし、
重複説明は一部省略する。また、第１図中、Ａはタイミ
ング規定手段であり、該タイミング規定手段Ａは、タイ
ミング発生装置６およびリクエスト信号発生制御装置７
ａ、７ｂ、７ｃ、７ｄより構成され、複数台の中央処理
装置１ａ、ｌｂ、ｌｃ。
１ｄのそれぞれが、主記憶装置４へのアクセスのリクエ
ストをシステム制御装置３に行うタイミングを固定する
ように規定する手段であり、Ｂは優先順位判定回路５ａ
で構成され、同時にリクエスト可能な中央処理装置の台
数を限定するリクエスト優先順位判定手段である。
ストをシステム制御装置３に行うタイミングを固定する
ように規定する手段であり、Ｂは優先順位判定回路５ａ
で構成され、同時にリクエスト可能な中央処理装置の台
数を限定するリクエスト優先順位判定手段である。
以下、上記構成部分を１部重複して説明する。
ｌａ、ｌｂ、ｌｃ、Ｉｄは４台の中央処理装置であり、
それぞれＣＰＵ１ａ、ＣＰＵ１ｂ、ＣＰＵ１ｃ、ＣＰＵ
１ｄと称する。２ａ、２ｂ、２ｃ。
それぞれＣＰＵ１ａ、ＣＰＵ１ｂ、ＣＰＵ１ｃ、ＣＰＵ
１ｄと称する。２ａ、２ｂ、２ｃ。
２ｄはボートであり、それぞれＣＰＵ１ａ乃至１ｄに対
応している。また、優先順位判定回路５ａは、最大１個
のリクエストを受けつけることができればよく、従来例
の優先順位判定回路５（第４図）より簡易な構成でよい
。上記の場合は、同時にリクエストできるＣＰＵは１台
の場合であるが、優先順位判定回路５ａが複数、例えば
２個のリクエストを受は付けることができればＣＰＵの
台数は２倍になる。即ち上記の場合は８台とすることが
でき、ＣＰＵの台数を限定することができる。また、６
はタイミング発生装置であり、各ＣＰＵがリクエストを
行うことのできるタイミングを固定するように規定する
ためのリクエスト可信号を発生する。また７ａ、７ｂ、
７ｃ。
応している。また、優先順位判定回路５ａは、最大１個
のリクエストを受けつけることができればよく、従来例
の優先順位判定回路５（第４図）より簡易な構成でよい
。上記の場合は、同時にリクエストできるＣＰＵは１台
の場合であるが、優先順位判定回路５ａが複数、例えば
２個のリクエストを受は付けることができればＣＰＵの
台数は２倍になる。即ち上記の場合は８台とすることが
でき、ＣＰＵの台数を限定することができる。また、６
はタイミング発生装置であり、各ＣＰＵがリクエストを
行うことのできるタイミングを固定するように規定する
ためのリクエスト可信号を発生する。また７ａ、７ｂ、
７ｃ。
７ｄはそれぞれ、タイミング発生装置６からのリクエス
トのタイミングを規定するリクエスト可信号を受けてリ
クエスト信号の発生を制御するリクエスト信号発生制御
装置である。又、第２図中、Ｔはリクエスト処理のため
の時間も含めた１回のデータ転送に必要な時間であり、
（ａ）。
トのタイミングを規定するリクエスト可信号を受けてリ
クエスト信号の発生を制御するリクエスト信号発生制御
装置である。又、第２図中、Ｔはリクエスト処理のため
の時間も含めた１回のデータ転送に必要な時間であり、
（ａ）。
（ｂ）、（ｃ）、（ｄ）はそれぞれＣＰＵ１ ａ。
ｌｂ、ｌｃ、ｌｄのそれぞれのリクエスト可信号のタイ
ミングを示している。
ミングを示している。
次にこの一実施例の動作を第１図乃至第３図を用いて説
明する。
明する。
先ず、中央処理装置（ＣＰＵ）が４台であり、同時にリ
クエストできる主記憶装置が１台の場合について説明す
る。
クエストできる主記憶装置が１台の場合について説明す
る。
第１図において、タイミング発生装置６は前記のように
ＣＰＵ１ａ、ｌｂ、ｌｃ、ｌｄのそれぞれがリクエスト
を行うことができるタイミングを固定するように規定す
るためのリクエスト可信号を発生すると、第２図のタイ
ミング図に示すように、時刻０〜１間の１時間はＣＰＵ
１ａのみがリクエスト可能であり、時刻１〜２間の１時
間はＣＰＵ１ｂのみがリクエスト可能である。以下同様
に、時刻２〜３はＣＰＵ１ ｃのみ、時刻３〜４はＣＰ
Ｕ１ｄのみが可能てあり、常に最大１台のＣＰＵからの
みリクエストができるようなりクエスト可信号を発生す
る。これらのリクエスト可信号は、リクエスト可信号線
８，９，１０．１１のそれぞれを介してリクエスト信号
発生制御装置７ａ、７ｂ、７ｃ、７ｄのそれぞれに伝え
られる。リクエスト信号発生制御装置７ａ乃至７ｄのそ
れぞれのいずれかはリクエスト可信号かりクエスト可能
を示している時のみ、ＣＰＵ１ａ乃至１ｄのいずれかか
らのリクエストをシステム制御装置３へ伝える。
ＣＰＵ１ａ、ｌｂ、ｌｃ、ｌｄのそれぞれがリクエスト
を行うことができるタイミングを固定するように規定す
るためのリクエスト可信号を発生すると、第２図のタイ
ミング図に示すように、時刻０〜１間の１時間はＣＰＵ
１ａのみがリクエスト可能であり、時刻１〜２間の１時
間はＣＰＵ１ｂのみがリクエスト可能である。以下同様
に、時刻２〜３はＣＰＵ１ ｃのみ、時刻３〜４はＣＰ
Ｕ１ｄのみが可能てあり、常に最大１台のＣＰＵからの
みリクエストができるようなりクエスト可信号を発生す
る。これらのリクエスト可信号は、リクエスト可信号線
８，９，１０．１１のそれぞれを介してリクエスト信号
発生制御装置７ａ、７ｂ、７ｃ、７ｄのそれぞれに伝え
られる。リクエスト信号発生制御装置７ａ乃至７ｄのそ
れぞれのいずれかはリクエスト可信号かりクエスト可能
を示している時のみ、ＣＰＵ１ａ乃至１ｄのいずれかか
らのリクエストをシステム制御装置３へ伝える。
以上のように、各ＣＰＵは第２図に示したリクエスト可
信号がセットされているタイミングＴでのみ、主記憶装
置４へのアクセスのリクエストをシステム制御装置３へ
送ることができる。そして、リクエストの信号は優先順
位判定回路５に伝えられ、優先順位が判定され、そこか
らアクセス要求が主記憶装置４へ伝えられる。
信号がセットされているタイミングＴでのみ、主記憶装
置４へのアクセスのリクエストをシステム制御装置３へ
送ることができる。そして、リクエストの信号は優先順
位判定回路５に伝えられ、優先順位が判定され、そこか
らアクセス要求が主記憶装置４へ伝えられる。
以下に例示して再説明する。
第２図において、時刻０から時刻１の間にｃｐＵｌａが
リクエスト信号を出したとする。まず、システム制御装
置３がビジーでない場合は時刻０から時刻１の間はＣＰ
Ｕ１ｂ、ｌｃ、ｌｄのいずれからもリクエストはこない
から、ＣＰＵ１ａのリクエストは直ちに受理されて主記
憶装置４ヘアクセスすることができる。このデータ転送
は、１時間内に終了するので、時刻１から時刻２の間に
終了する。
リクエスト信号を出したとする。まず、システム制御装
置３がビジーでない場合は時刻０から時刻１の間はＣＰ
Ｕ１ｂ、ｌｃ、ｌｄのいずれからもリクエストはこない
から、ＣＰＵ１ａのリクエストは直ちに受理されて主記
憶装置４ヘアクセスすることができる。このデータ転送
は、１時間内に終了するので、時刻１から時刻２の間に
終了する。
また、システム制御装置３が、ＣＰＵ１ｄのデータ転送
のためにビジーの場合は、ＣＰＵ１ｄのデータ転送は、
時刻０以前に始まっているので、時刻１までには終了す
る。ＣＰＵ１ｄのデータ転送が終了した時刻にＣＰＵ１
ａのリクエストは受理される。
のためにビジーの場合は、ＣＰＵ１ｄのデータ転送は、
時刻０以前に始まっているので、時刻１までには終了す
る。ＣＰＵ１ｄのデータ転送が終了した時刻にＣＰＵ１
ａのリクエストは受理される。
また、システム制御装置３が、時刻Ｏから時刻１の間に
、ＣＰＵ１ｂまたはＣＰＵ１ｃのデータ転送のためにビ
ジーになることはない。従って、各ＣＰＵからのリクエ
ストは、常に、１時間内に受理され、優先順位の低いＣ
ＰＵの待ち時間が長くなることはない。
、ＣＰＵ１ｂまたはＣＰＵ１ｃのデータ転送のためにビ
ジーになることはない。従って、各ＣＰＵからのリクエ
ストは、常に、１時間内に受理され、優先順位の低いＣ
ＰＵの待ち時間が長くなることはない。
以上は、ＣＰＵが４台の場合であるが、それ以外の場合
、例えば６台の場合も前記と同様であり、タイミング発
生装置６のタイミングの発生を変えるのみである。
、例えば６台の場合も前記と同様であり、タイミング発
生装置６のタイミングの発生を変えるのみである。
第３図は、この６台の場合のタイミングを示すタイミン
グ図である。第３図において、ＣＰＵ１ａ、ｌｂ、ｌｃ
、ｌｄ、ｌｅ、ｉｆはそれぞれ時刻Ｏ〜１．１〜２．２
〜３，３〜４，４〜５゜５〜６のそれぞれに対応するＴ
−時間にリクエスト可信号を発生すれば、前記４台の場
合と同様の作用、効果が得られる。また、前記従来例は
、総て同時にリクエストできるＣＰＵは１台であるが、
前述のように、優先順位判定回路５が複数、例えば最大
２個のリクエストを受は付けることができれば、ＣＰＵ
４台の構成はＣＰＵ８台の構成とすることができる。同
様にして、ＣＰＵの台数は変更することができる。
グ図である。第３図において、ＣＰＵ１ａ、ｌｂ、ｌｃ
、ｌｄ、ｌｅ、ｉｆはそれぞれ時刻Ｏ〜１．１〜２．２
〜３，３〜４，４〜５゜５〜６のそれぞれに対応するＴ
−時間にリクエスト可信号を発生すれば、前記４台の場
合と同様の作用、効果が得られる。また、前記従来例は
、総て同時にリクエストできるＣＰＵは１台であるが、
前述のように、優先順位判定回路５が複数、例えば最大
２個のリクエストを受は付けることができれば、ＣＰＵ
４台の構成はＣＰＵ８台の構成とすることができる。同
様にして、ＣＰＵの台数は変更することができる。
以上説明したように、この発明によれば、複数台の中央
処理装置のそれぞれが主記憶装置へのアクセスのリクエ
ストをシステム制御装置に行うりイミングを固定するよ
うに規定するタイミング規定手段と、同時にリクエスト
可能な中央処理装置の台数を限定するリクエスト優先順
位判定手段を具備した多重プロセッサシステムとするこ
とにより、同時にリクエスト可能なＣＰＵの台数を限定
し、主記憶装置へのアクセスのための待ち時間を短くし
、かつ優先順位判定回路を簡易に構成して、オーバヘッ
ドを減少し、ハードウェア量を減らし、システム全体の
効率を向上させる効果がある。
処理装置のそれぞれが主記憶装置へのアクセスのリクエ
ストをシステム制御装置に行うりイミングを固定するよ
うに規定するタイミング規定手段と、同時にリクエスト
可能な中央処理装置の台数を限定するリクエスト優先順
位判定手段を具備した多重プロセッサシステムとするこ
とにより、同時にリクエスト可能なＣＰＵの台数を限定
し、主記憶装置へのアクセスのための待ち時間を短くし
、かつ優先順位判定回路を簡易に構成して、オーバヘッ
ドを減少し、ハードウェア量を減らし、システム全体の
効率を向上させる効果がある。
第１図は、この発明の一実施例である多重プロセッサシ
ステムの構成図、第２図はこの一実施例でＣＰＵが４台
の場合のリクエストのタイミングを示すタイミング図、
第３図はこの一実施例でＣＰＵが６合の場合のリクエス
トのタイミングを示すタイミング図、第４図は従来例の
多重プロセッサシステムの構成を示す構成図である。 ｌｄ、 ｌｅ、 ｉｆ ２ａ、 ２ｂ ２ｃ、 ２ｄ ３−−−−−・システム制御装置 ４−−−−−−主記憶装置 ５ 、５ ａ −優先順位判定回路 ６・・・・・・タイミング発生装置 ８．９．１０．１１・・・・・・リクエスト可信号線Ａ
・・・・・・タイミング規定手段
ステムの構成図、第２図はこの一実施例でＣＰＵが４台
の場合のリクエストのタイミングを示すタイミング図、
第３図はこの一実施例でＣＰＵが６合の場合のリクエス
トのタイミングを示すタイミング図、第４図は従来例の
多重プロセッサシステムの構成を示す構成図である。 ｌｄ、 ｌｅ、 ｉｆ ２ａ、 ２ｂ ２ｃ、 ２ｄ ３−−−−−・システム制御装置 ４−−−−−−主記憶装置 ５ 、５ ａ −優先順位判定回路 ６・・・・・・タイミング発生装置 ８．９．１０．１１・・・・・・リクエスト可信号線Ａ
・・・・・・タイミング規定手段
Claims (1)
- 複数台の中央処理装置と、該中央処理装置に共有されて
いる主記憶装置と、該中央処理装置と該主記憶装置間の
データ転送を制御するシステム制御装置を備えた多重プ
ロセッサシステムにおいて、前記複数台の中央処理装置
のそれぞれが前記主記憶装置へのアクセスのリクエスト
を、前記システム制御装置に行うタイミングを固定する
ように規定するタイミング規定手段と、同時にリクエス
ト可能な中央処理装置の台数を限定するリクエスト優先
順位判定手段とを具備したことを特徴とする多重プロセ
ッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1170989A JPH02191057A (ja) | 1989-01-20 | 1989-01-20 | 多重プロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1170989A JPH02191057A (ja) | 1989-01-20 | 1989-01-20 | 多重プロセッサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02191057A true JPH02191057A (ja) | 1990-07-26 |
Family
ID=11785575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1170989A Pending JPH02191057A (ja) | 1989-01-20 | 1989-01-20 | 多重プロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02191057A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5430501A (en) * | 1992-03-12 | 1995-07-04 | Mitsubishi Denki Kabushiki Kaisha | Compact video projector |
-
1989
- 1989-01-20 JP JP1170989A patent/JPH02191057A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5430501A (en) * | 1992-03-12 | 1995-07-04 | Mitsubishi Denki Kabushiki Kaisha | Compact video projector |
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