JPH02192078A - フロッピー書込みデータのベリファイ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ フロッピー書込みデータのベリファイ回路に関し、 フロッピー書込みデータのベリファイ（書込みデータが
正常であるかどうか確認すること）に要する時間を短縮
することを目的とし、 ビットパラレルに入力されるデータを受けてビットシリ
アルに変換してフロッピー媒体に書込むデータを出力す
るＦＤＣ制御回路と、該ＦＤＣ制御回路の出力をフロッ
ピー媒体に入力する直前で取出してベリファイ用のシリ
アルデータとして出力するＶＦＯ回路と、該ＶＦＯ回路
の出力を受けてベリファイ用のパラレルデータに変換す
る変換回路と、前記ビットパラレルの入力データと変換
回路の出力データを照合して両入力に不一致が生じた時
にエラー信号を出力するデータ照合回路とにより構成さ
れる。

［産業上の利用分野］ 本発明はフロッピー書込みデータのベリファイ回路に関
する。

［従来の技術］ フロッピーディスク等のフロッピー媒体にブタを書込む
場合、書込まれたデータが正常であるかどうかをチエツ
クするためにベリファイが行われる。従来の書込みデー
タのベリファイは、フロッピー媒体１枚にデータの書込
みが終了してから書込まれたデータを読出し、読出した
データを書込みデータと照合する方式をとっていた。

［発明が解決しようとする課題］ 従来のベリファイ方式によれば、一端フロッピー媒体へ
のデータの書込みが終了してから行っていたため、デー
タの書込みに要する時間がベリファイも含めると長時間
を要していた。

本発明はこのような課題に鑑みてなされたものであって
、フロッピー書込みデータのベリファイに要する時間を
短縮することができるフロッピー書込みデータのベリフ
ァイ回路を提供することを目的としている。

［課題を解決するための手段］ 第１図は本発明の原理ブロック図である。図において、
１はビットパラレルに入力されるデータを受けてビット
シリアルに変換してフロッピー媒体２に書込むデータを
出力するＦＤＣ（Ｆｌｏｐｐｙ　　Ｄｉｓｋ　　Ｃｏｎ
ｔｒｏｌ）制御回路、３は該ＦＤＣ制御回路１の出力を
フロッピー媒体２に入力する直前で取出してベリファイ
用のシリアルデータとして出力するＶＦＯ回路、４はＶ
ＦＯ回路３の出力を受けてベリファイ用のパラレルデー
タに変換する変換回路、５は前記ビットパラレルの入力
データと変換回路４の出力データを照合して両入力に不
一致が生じた時にエラー信号を出力するデータ照合回路
である。

［作用］ 入力データパスから入力されたビットパラレルデータは
、ＦＤＣ制御回路１に入って書込み用のピッ］・シリア
ルデータに変換され、フロッピー媒体２に書込まれる。

ここで、その媒体２への入力の直前のデータをＶＦＯ回
路３に取込んで変換回路４によりビットパラレルデータ
に変換する。変換されたデータは出力データパスに出力
される。

そして、データ照合回路５により、先に入力されている
入力データパス上のデータ（書込みデータ）と出力デー
タパス上のデータが比較される。本発明によれば、フロ
ッピー媒体２へのデータ書込みと、当該データのベリフ
ァイとが並列に行われるので、フロッピー書込みデータ
のベリファイ（書込みデータが正常であるかどうか確認
すること）に要する時間を短縮することができる。

［実施例］ 以下、図面を参照して本発明の実施例を詳細に説明する
。

第２図は本発明の一実施例を示す構成ブロック図である
。第１図と同一のものは、同一の符号を付して示す。図
において、６はフロッピー媒体２に書込むデータが格納
されたデータ格納メモリである。該データ格納メモリ６
から読み出されたデータは８ビットのデータバス７上に
出力される。

データ照合回路５は、書込みデータを保持するデータラ
ッチレジスタ回路５ａ、変換回路４の出力データをラッ
チするデータラッチレジスタ回路５ｂ及びデータベリフ
ァイ用にこれらデータラッチレジスタ回路５ａ、５ｂの
出力データの比較を行う比較回路５Ｃより構成されてい
る。

書込みタイミング信号ＷＥはＦＤＣ制御回路１とデータ
ラッチレジスタ回路５ａに入り、読取りタイミング信号
ＲＥは変換回路４とデータラッチレジスタ回路５ｂに入
っている。このように構成された回路の動作を説明すれ
ば、以下のとおりである。

データ格納メモリ６に格納されている書込みデータは、
順次読出され８ビツトデータバス７に出力される。この
データバス７に乗ったデータは書込みタイミング信号Ｗ
ＥによりＦＤＣ制御回路１に取込まれ、８ビツトのビッ
トシリアルデータに変換された後、出力される。それと
同時に、データバス７に乗っているデータは書込みタイ
ミング信号ＷＥによりデータラッチレジスタ回路５ａに
ラッチされる。

ＦＤＣ制御回路１のビットシリアルデータは書込みタイ
ミング信号ＷＥのタイミングでフロッピー媒体２に書込
まれる。一方、該フロッピー媒体２の入力の直前のデー
タは順次ＶＦＯ回路３に入る。該ＶＦＯ回路３は、デー
タ読取りのタイミングでビットシリアルデータＲＤを出
力する。この出力データは、続く変換回路４に入り、読
取りタイミング信号ＲＥに同期して８ビットのパラレル
データに変換され、出力される。出力されたブタは、読
取りタイミング信号ＲＥによりデータラッチレジスタ回
路５ｂにラッチされる。

比較回路５Ｃは既にデータラッチレジスタ回路５ａにラ
ッチされていた書込みデータとデータラッチレジスタ回
路５ｂにラッチされた読取りデータとを比較し、両者が
一致するかどうかチエツクする。比較の態様としては、
例えば８ビツトのデータを各ビット毎に比較する方法が
用いられる。

両者が一致した場合には、正しく読取られていたことに
なる。若し、両者が一致しなかった場合には、比較回路
５ｃはコンベアエラー信号（アラーム信号）を出力する
。

本発明によれば、フロッピー媒体２に書込みブタを書込
みながら並列に読取りデータのチエツクを行うので、実
時間でデータ照合（ベリファイ）が行える。本発明では
、フロッピー媒体２に書込まれたデータを読取って比較
することを行っていないので、フロッピー媒体２に正常
にデータが書込まれたことまではチエツクすることがで
きない。

しかしながら、ＦＤＣ制御回路１内のデータ化け（回路
の誤動作によるもの）や、ＦＤＣ制御回路１からフロッ
ピー媒体２の入力までの段階におけるデータネ良をチエ
ツクすることができる。

上述の実施例では、データのビット数として８ビツトの
場合を例にとったが、本発明はこれに限るものではなく
、任意のビット数のデータについて適用することができ
る。

［発明の効果］ 以上、詳細に説明したように、本発明によればフロッピ
ー媒体に書込まれるデータを読取ってデータバス上の書
込みデータと比較する構成とすることにより実時間でデ
ータのベリファイを行うことができ、フロッピー書込み
データのベリファイに要する時間を短縮することができ
る。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例を示す構成ブロック図である
。 第１図において、 １はＦＤＣ制御回路、 ２はフロッピー媒体、 ３はＶＦＯ回路、 ４は変換回路、 ５はデータ照合回路である。

Claims (1)

1. 【特許請求の範囲】 ビットパラレルに入力されるデータを受けてビットシリ
   アルに変換してフロッピー媒体（２）に書込むデータを
   出力するＦＤＣ制御回路（１）と、該ＦＤＣ制御回路（
   １）の出力をフロッピー媒体（２）に入力する直前で取
   出してベリファイ用のシリアルデータとして出力するＶ
   ＦＯ回路（３）と、 該ＶＦＯ回路（３）の出力を受けてベリファイ用のパラ
   レルデータに変換する変換回路（４）と、前記ビットパ
   ラレルの入力データと変換回路（４）の出力データを照
   合して両入力に不一致が生じた時にエラー信号を出力す
   るデータ照合回路（５）とにより構成されてなるフロッ
   ピー書込みデータのベリファイ回路。