JPH0367346A - アドレス制御回路 - Google Patents
アドレス制御回路Info
- Publication number
- JPH0367346A JPH0367346A JP1202532A JP20253289A JPH0367346A JP H0367346 A JPH0367346 A JP H0367346A JP 1202532 A JP1202532 A JP 1202532A JP 20253289 A JP20253289 A JP 20253289A JP H0367346 A JPH0367346 A JP H0367346A
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- memory
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- ram
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の概要〕
ランダムライト／ランダムリード方式のメモリのアドレ
ス制御回路に関し、 ランダムライト／ランダムリード方式のメモリのアドレ
ス制御をより確実に行なうことを目的とし、 データを書込まれまたそれを読出されるメモリと、該メ
モリのライトアドレスを発生するＦＩＦＯバッファ及び
該メモリのリードアドレスを発生するＲＡＭを備え、該
ライトアドレスを該ＲＡＭへまた該リードアドレスをＩ
ＰＩＦＯバッファへ格納する、ランダムライト／ランダ
ムリードのメモリのアドレス制御回路において、該ＦＩ
ＦＯバッファと該ＲＡＭを２重化し、該２重化したＦＩ
ＦＯバッファとＲＡＭの各読出し出力を選択するセレク
タと、各読出し出力の一致／不一致を検出する比較器と
、各読出し出力のパリティチェック回路と、これらの比
較器およびパリティチェック回路の出力によりセレクタ
を操作する論理回路を設けた構成とする。
ス制御回路に関し、 ランダムライト／ランダムリード方式のメモリのアドレ
ス制御をより確実に行なうことを目的とし、 データを書込まれまたそれを読出されるメモリと、該メ
モリのライトアドレスを発生するＦＩＦＯバッファ及び
該メモリのリードアドレスを発生するＲＡＭを備え、該
ライトアドレスを該ＲＡＭへまた該リードアドレスをＩ
ＰＩＦＯバッファへ格納する、ランダムライト／ランダ
ムリードのメモリのアドレス制御回路において、該ＦＩ
ＦＯバッファと該ＲＡＭを２重化し、該２重化したＦＩ
ＦＯバッファとＲＡＭの各読出し出力を選択するセレク
タと、各読出し出力の一致／不一致を検出する比較器と
、各読出し出力のパリティチェック回路と、これらの比
較器およびパリティチェック回路の出力によりセレクタ
を操作する論理回路を設けた構成とする。
本発明は、ランダムライト／ランダムリード方式のメモ
リのアドレス制御回路に関する。
リのアドレス制御回路に関する。
通信装置においては、データを一旦蓄えて必要な時に読
出して出力するのが通常であり、そのデータ蓄積用バッ
ファには各種メモリ（ＲＡＭ、ＰＩＦＯなと）が使用さ
れる。本発明は、その中でＲＡＭを使用したランダムラ
イト／ランダムリード方式の蓄積用バッファのアドレス
制御に係る。
出して出力するのが通常であり、そのデータ蓄積用バッ
ファには各種メモリ（ＲＡＭ、ＰＩＦＯなと）が使用さ
れる。本発明は、その中でＲＡＭを使用したランダムラ
イト／ランダムリード方式の蓄積用バッファのアドレス
制御に係る。
ランダムライト／ランダムリード方式のバッファのアド
レス制御回路の例を第３図に示す、１０はメモリ（デー
タ蓄積用バッファＲＡＭ）、１２はそのライト（書込み
）アドレスを発生するＦＩＦＯ（Ｆｉｒｓｔ ｆｎ ｆ
ｉｒｓｔ ｏｕｔ）メモリ、１４はリードアドレスを発
生するＲ ＡＭ （Ｒａｎｄｏｓ Ａｃｃｅｓｓ Ｍｅ
ｍｏｒｙ）である。ＰＩＦＯ１２にはアドレス（ＲＡＭ
１４が出力したリードアドレス）が格納され、その格納
順に読出されて、これがメモリ１０のライトアドレスに
なる。入力（ＩＮ）データはメモリ１０の、ＰＩＦＯＬ
２が出力するアドレスに書込まれる。
レス制御回路の例を第３図に示す、１０はメモリ（デー
タ蓄積用バッファＲＡＭ）、１２はそのライト（書込み
）アドレスを発生するＦＩＦＯ（Ｆｉｒｓｔ ｆｎ ｆ
ｉｒｓｔ ｏｕｔ）メモリ、１４はリードアドレスを発
生するＲ ＡＭ （Ｒａｎｄｏｓ Ａｃｃｅｓｓ Ｍｅ
ｍｏｒｙ）である。ＰＩＦＯ１２にはアドレス（ＲＡＭ
１４が出力したリードアドレス）が格納され、その格納
順に読出されて、これがメモリ１０のライトアドレスに
なる。入力（ＩＮ）データはメモリ１０の、ＰＩＦＯＬ
２が出力するアドレスに書込まれる。
ＲＡＭ１４にもアドレス（これはＦＩＦＯ１２が出力し
たライトアドレス）が書込まれており、これが読出され
てメモリｌＯのリードアドレスになる。
たライトアドレス）が書込まれており、これが読出され
てメモリｌＯのリードアドレスになる。
このアドレス書込み／読出し制御は制御部１６が行なう
。ＲＡＭ１４が出力するアドレスはメモリ１０のリード
アドレスになると共に、これはＦＩＦＯ１２へ格納され
てやがて上記ライトアドレスになる。
。ＲＡＭ１４が出力するアドレスはメモリ１０のリード
アドレスになると共に、これはＦＩＦＯ１２へ格納され
てやがて上記ライトアドレスになる。
ＦＩＰＯ１２に格納されるアドレスはメモリＩＯのリー
ドアドレスとすると、ＦＩＦＯ１２内のアドレスはメモ
リＩＯの空きアドレス、読出してしまって不要になった
アドレス、であり、メモリ１０への新たなデータ書込み
はこの空きアドレスに対して行なわれることになり、こ
れでメモリ１０の効率的な利用が図られる。制御部１６
はどのデータがメモリｌＯのどのアドレスに入っている
かを管理しており、所要データが所要タイミングで出力
されるよう制御する。
ドアドレスとすると、ＦＩＦＯ１２内のアドレスはメモ
リＩＯの空きアドレス、読出してしまって不要になった
アドレス、であり、メモリ１０への新たなデータ書込み
はこの空きアドレスに対して行なわれることになり、こ
れでメモリ１０の効率的な利用が図られる。制御部１６
はどのデータがメモリｌＯのどのアドレスに入っている
かを管理しており、所要データが所要タイミングで出力
されるよう制御する。
メモリにはシーケンシャルライト／シーケンシャルリー
ド方式もあるが、データ処理順序が不揃いな場合はこの
方式はとれない。不揃いな場合はシーケンシャルライト
してもランダムリードするしかなく、そしてランダムリ
ードしてメモリを有効に使うには、ランダムリードで空
いたアドレスへランダムライトすることになる。
ド方式もあるが、データ処理順序が不揃いな場合はこの
方式はとれない。不揃いな場合はシーケンシャルライト
してもランダムリードするしかなく、そしてランダムリ
ードしてメモリを有効に使うには、ランダムリードで空
いたアドレスへランダムライトすることになる。
メモリのアドレス制御には多数の提案がなされており、
特開昭５４−７８０３６などもその一例である。
特開昭５４−７８０３６などもその一例である。
これはメモリの２重化、そのアドレスの制御などを扱っ
ている。即ちＣＰＵは２重化したメモリと交信し、両メ
モリからのリードデータを照合して使用する。これには
先ずパリティチェックし、エラーのあった方のり一ドデ
ータは不採用とし、両方ともエラーがなければ両リード
データを照合して一致した場合これを採用する。不一致
の場合は再試行などするが、アドレスエラーがあるとこ
れでは不可である。そこでＣＰＵが出力したリードアド
レスをソースアドレスレジスタに蓄えておき、これより
各メモリのアドレスレジスタへ送って各メモリをアクセ
スさせ、データ照合に当ってハソースアドレスレジスタ
の内容と各メモリのアドレスレジスタの内容を比較し、
不一致であった方のリードデータは不採用とする。
ている。即ちＣＰＵは２重化したメモリと交信し、両メ
モリからのリードデータを照合して使用する。これには
先ずパリティチェックし、エラーのあった方のり一ドデ
ータは不採用とし、両方ともエラーがなければ両リード
データを照合して一致した場合これを採用する。不一致
の場合は再試行などするが、アドレスエラーがあるとこ
れでは不可である。そこでＣＰＵが出力したリードアド
レスをソースアドレスレジスタに蓄えておき、これより
各メモリのアドレスレジスタへ送って各メモリをアクセ
スさせ、データ照合に当ってハソースアドレスレジスタ
の内容と各メモリのアドレスレジスタの内容を比較し、
不一致であった方のリードデータは不採用とする。
第３図のランダムライト／ランダムリード方式のメモリ
では、ライトアドレスとリードアドレスが１つのループ
になっており、ライトアドレスがやがてリードアドレス
に、リードアドレスがやがてライトアドレスになる。こ
のように１、アドレスが循環使用されると、その循環中
のどこかで生じたビットエラーが、修正されることもな
く、繰り返して使用されることになる。
では、ライトアドレスとリードアドレスが１つのループ
になっており、ライトアドレスがやがてリードアドレス
に、リードアドレスがやがてライトアドレスになる。こ
のように１、アドレスが循環使用されると、その循環中
のどこかで生じたビットエラーが、修正されることもな
く、繰り返して使用されることになる。
例えばＰＩＦＯ１２内にアドレスがＡＤＲＯ，ＡＤＲｌ
、ＡＤＲ２，・・・・・・の順で詰まっており、先ずＡ
ＤＲＯが出力されてメモリ１０のライトアドレスになり
、またこれがＲＡＭ１４へ送られてリードアドレスとな
るのを待つとき、この転送経路でビットエラーがあって
ＡＤＲＯがＡＤＲ２になったとすると、ＲＡＭ１４には
アドレスＡＤＲ２が２つ存在し、アドレスＡＤＲＯは存
在しないので該ＡＤＲｏのデータは永久に読出せない、
ということになってしまう。また制御部１６は上記ＡＤ
Ｒ２をＡＤＲＯと認識しているからＡＤＲ２の２度読出
しが行なわれ（一方は誤まり）、これがＰＩＦＯＩ２に
書込まれてＡＤＲ２への２度書込み（データ破壊）が行
なわれてしまう。
、ＡＤＲ２，・・・・・・の順で詰まっており、先ずＡ
ＤＲＯが出力されてメモリ１０のライトアドレスになり
、またこれがＲＡＭ１４へ送られてリードアドレスとな
るのを待つとき、この転送経路でビットエラーがあって
ＡＤＲＯがＡＤＲ２になったとすると、ＲＡＭ１４には
アドレスＡＤＲ２が２つ存在し、アドレスＡＤＲＯは存
在しないので該ＡＤＲｏのデータは永久に読出せない、
ということになってしまう。また制御部１６は上記ＡＤ
Ｒ２をＡＤＲＯと認識しているからＡＤＲ２の２度読出
しが行なわれ（一方は誤まり）、これがＰＩＦＯＩ２に
書込まれてＡＤＲ２への２度書込み（データ破壊）が行
なわれてしまう。
このような異常状態を避けるために通常考えられるのは
、前記特開昭にもあるパリティチェックであるが、これ
では異常を完全に阻止することはできない。パリティチ
ェック方式では、偶数〜奇数の判断であるから、エラー
検出率は５０％である。
、前記特開昭にもあるパリティチェックであるが、これ
では異常を完全に阻止することはできない。パリティチ
ェック方式では、偶数〜奇数の判断であるから、エラー
検出率は５０％である。
本発明はか＼る点を改善し、ランダムライト／ランダム
リード方式のメモリのアドレス制御をより確実に行なう
ことを目的とするものである。
リード方式のメモリのアドレス制御をより確実に行なう
ことを目的とするものである。
第１図に示すように本発明ではＦＩＦＯバッファ１２お
よびＲＡＭ１４を２重化する。１２ａと１２ｂがその２
重化されたＦＩＦＯバッファ、１４ａ、１４ｂは２重化
されたＲＡＭである。
よびＲＡＭ１４を２重化する。１２ａと１２ｂがその２
重化されたＦＩＦＯバッファ、１４ａ、１４ｂは２重化
されたＲＡＭである。
これらのＦＩＦＯバッファおよびＲＡＭに、その出力ア
ドレスのセレクタ１８，２６、比較器２４゜３２、パリ
ティチェック回路２２を設け、これらの比較およびパリ
ティチェック結果に従って論理判断し、セレクタ１８．
２６を制御する論理回路２０．３０を設ける。
ドレスのセレクタ１８，２６、比較器２４゜３２、パリ
ティチェック回路２２を設け、これらの比較およびパリ
ティチェック結果に従って論理判断し、セレクタ１８．
２６を制御する論理回路２０．３０を設ける。
このような構成で前述のビットエラーが部位■で発生し
たとすると（■■■などで発生した場合も同様）、それ
がリードアドレスになったとき、比較器３２の比較結果
は不一致となる。この不一致結果は論理回路３０へ送ら
れ、またこの論理回路へは回路２８からのパリティチェ
ック結果も送られる。論理回路３０はこれらの人力より
論理判断してセレクタ２６を操作する。本例ではエラー
アドレスはＲＡＭ１４ｂの出力アドレスであり、従って
５０％の確率でパリティチェック回路２８によりエラー
検出される。論理回路３０は、比較器３２の出力は不一
致、チエツク回路２８の出力はパリティエラー、である
からＲＡＭ １４ ａの出力が正しいと判断し、セレク
タ２６にＲＡＭ１４ａの出力を選択させてこれをメモリ
１０のリードアドレスとする。またアラームを上げて異
常発生を知らせる。
たとすると（■■■などで発生した場合も同様）、それ
がリードアドレスになったとき、比較器３２の比較結果
は不一致となる。この不一致結果は論理回路３０へ送ら
れ、またこの論理回路へは回路２８からのパリティチェ
ック結果も送られる。論理回路３０はこれらの人力より
論理判断してセレクタ２６を操作する。本例ではエラー
アドレスはＲＡＭ１４ｂの出力アドレスであり、従って
５０％の確率でパリティチェック回路２８によりエラー
検出される。論理回路３０は、比較器３２の出力は不一
致、チエツク回路２８の出力はパリティエラー、である
からＲＡＭ １４ ａの出力が正しいと判断し、セレク
タ２６にＲＡＭ１４ａの出力を選択させてこれをメモリ
１０のリードアドレスとする。またアラームを上げて異
常発生を知らせる。
比較器３２の出力は不一致であるが、パリティチェック
回路２８はパリティエラーを検出できなくてパリティ正
常、を出力するときはセレクタ２６にどちらの出力も選
択させず、単にアラームを上げる。なおこの場合は、Ｒ
ＡＭ１４ａ側にもパリティチェック回路を設けておくと
よく、比較結果は不一致、パリティは一方がエラー、他
方は正常なら、論理回路はセレクタにパリティが正常な
方のＲＡＭ出力を選択させる。
回路２８はパリティエラーを検出できなくてパリティ正
常、を出力するときはセレクタ２６にどちらの出力も選
択させず、単にアラームを上げる。なおこの場合は、Ｒ
ＡＭ１４ａ側にもパリティチェック回路を設けておくと
よく、比較結果は不一致、パリティは一方がエラー、他
方は正常なら、論理回路はセレクタにパリティが正常な
方のＲＡＭ出力を選択させる。
このように単なるパリティチェックでなく、データ比較
も行なって、どちらのＲＡＭ出力（リードアドレス）を
採用するかを決定するので、より確実なリードアドレス
の出力が可能になる。また比較器およびパリティチェッ
ク回路のいずれかが異常を示せばアラームを出すので、
これにより例えばＲＡＭまたはＦＩＦＯの内容をチエツ
クして異常データを知り、修復することが可能になり、
エラーデータ（アドレス）が循環してしまうのを阻止で
きる。
も行なって、どちらのＲＡＭ出力（リードアドレス）を
採用するかを決定するので、より確実なリードアドレス
の出力が可能になる。また比較器およびパリティチェッ
ク回路のいずれかが異常を示せばアラームを出すので、
これにより例えばＲＡＭまたはＦＩＦＯの内容をチエツ
クして異常データを知り、修復することが可能になり、
エラーデータ（アドレス）が循環してしまうのを阻止で
きる。
なおＲＡＭ、 ＦＩＦＯ内のアドレスはメモリ１０の全
アドレスが、順序は不同であるが−通りあるのが正常で
、欠落アドレスがある、同じアドレスがある、のは異常
であるから、異常チエツクはこの原理でできる。
アドレスが、順序は不同であるが−通りあるのが正常で
、欠落アドレスがある、同じアドレスがある、のは異常
であるから、異常チエツクはこの原理でできる。
第２図に本発明の実施例を示す。全図を通してそうであ
るが、他の図と同じ部分には同じ符号が付しである。第
２図（ａ）では論理回路２０をオアゲート２０ａで構成
する。今、ＦＩＦＯ１２ｂの出力がエラー、ＰＩＦＯＩ
２ ａの出力は正常とすると、パリティチェック回路
２２の出力がバリティエラー“０”、比較器２４の出力
が不一致“Ｏ”、オアゲート２０ａの出力は０”となり
、セレクタ１８は０側（ＦＩＦＯｔ Ｚ ａ側）を選択
する。両ＦＩＰＯＩ２ａ、１２ｂの出力が正しいときは
回路２２の出力は“１”、比較器２４の出力は“１”、
オアゲート２０ａの出力は“１”で、ＰＩＦＯ１２ｂの
出力が選択される。即ちこの回路では両ＦＩＦＯが正し
いときはＰＩＦＯ１２ｂの出力を選択するよう固定され
ている。
るが、他の図と同じ部分には同じ符号が付しである。第
２図（ａ）では論理回路２０をオアゲート２０ａで構成
する。今、ＦＩＦＯ１２ｂの出力がエラー、ＰＩＦＯＩ
２ ａの出力は正常とすると、パリティチェック回路
２２の出力がバリティエラー“０”、比較器２４の出力
が不一致“Ｏ”、オアゲート２０ａの出力は０”となり
、セレクタ１８は０側（ＦＩＦＯｔ Ｚ ａ側）を選択
する。両ＦＩＰＯＩ２ａ、１２ｂの出力が正しいときは
回路２２の出力は“１”、比較器２４の出力は“１”、
オアゲート２０ａの出力は“１”で、ＰＩＦＯ１２ｂの
出力が選択される。即ちこの回路では両ＦＩＦＯが正し
いときはＰＩＦＯ１２ｂの出力を選択するよう固定され
ている。
第２図（ｂ）は両方のＰＩＦＯｆ ２ ａ、 １２
ｂにパリティチェック２２．２６を設けた例を示す。こ
の場合論理回路２０は次のような論理判断でセレクタ１
日を操作することができる。即ち、■比較器２４の出力
が一致、チエツク回路２２．２６の出力が共に正常、を
示すとき、ＦＩＦＯＩ ２ ａ、 ｌ ２ ｂのうち
の一方を選択、■比較器２４の出力が不一致、チエツク
回路２２．２６のうちの一方が正常なら、その正常な方
のＦＩＦＯを選択、■比較器２４の出力が不一致、チエ
ツク回路２２．２６の出力は共に正常なら、どちらのＦ
ＩＦＯも選択しない。■比較器２４の出力は一致である
が、チエツク回路２２゜２６の一方または両方がエラー
なら、どちらのＰＩＦＯの出力も選択しない。
ｂにパリティチェック２２．２６を設けた例を示す。こ
の場合論理回路２０は次のような論理判断でセレクタ１
日を操作することができる。即ち、■比較器２４の出力
が一致、チエツク回路２２．２６の出力が共に正常、を
示すとき、ＦＩＦＯＩ ２ ａ、 ｌ ２ ｂのうち
の一方を選択、■比較器２４の出力が不一致、チエツク
回路２２．２６のうちの一方が正常なら、その正常な方
のＦＩＦＯを選択、■比較器２４の出力が不一致、チエ
ツク回路２２．２６の出力は共に正常なら、どちらのＦ
ＩＦＯも選択しない。■比較器２４の出力は一致である
が、チエツク回路２２゜２６の一方または両方がエラー
なら、どちらのＰＩＦＯの出力も選択しない。
第２図ではＦＩＦＯ側を示したが、ＲＡＭ１４ａ。
１４ｂ側も同様である。
セレクタ１８．２６からＲＡＭ１４ａ、１４ｂ。
ＦＩＦＯＩ ２ ａ、 １２ ｂへのアドレス転送用
信号線はセレクタの出力端から別の信号線とするのがよ
く、これで両経路に同時にノイズがのってビットエラー
を生じるのを可及的に回避することができる。
信号線はセレクタの出力端から別の信号線とするのがよ
く、これで両経路に同時にノイズがのってビットエラー
を生じるのを可及的に回避することができる。
以上説明したように本発明では、ランダムライト／ラン
ダムリードのメモリのアドレス制御回路を２重化し、読
出したアドレスの一致／不一致、パリティチェック結果
によりどちらのアドレスを採用するか、どちらも採用し
ないかを決定するので、パリティチェックだけの方式な
どに比べてエラー検出率を向上させ、正しいデータリー
ド／ライトをすることができる。
ダムリードのメモリのアドレス制御回路を２重化し、読
出したアドレスの一致／不一致、パリティチェック結果
によりどちらのアドレスを採用するか、どちらも採用し
ないかを決定するので、パリティチェックだけの方式な
どに比べてエラー検出率を向上させ、正しいデータリー
ド／ライトをすることができる。
第１図は本発明の原理図、
第２図は本発明の実施例を示すブロック図、第３図はラ
ンダムライト／ランダムリードメモリの説明図である。 第１図で１０はデータを読込み／読出しされるメモリ、
１２ａ、１２ｂはＦＩＦＯバッファ、１４ａ。 １４ｂはＲＡＭ、１８．２６はセレクタ、２４゜３２は
比較器、２２．２８はパリティチェック回路、２０．３
０は論理回路である。
ンダムライト／ランダムリードメモリの説明図である。 第１図で１０はデータを読込み／読出しされるメモリ、
１２ａ、１２ｂはＦＩＦＯバッファ、１４ａ。 １４ｂはＲＡＭ、１８．２６はセレクタ、２４゜３２は
比較器、２２．２８はパリティチェック回路、２０．３
０は論理回路である。
Claims (1)
- １、データを書込まれまたそれを読出されるメモリ（１
０）と、該メモリのライトアドレスを発生するＦＩＦＯ
バッファ（１２）及び該メモリのリードアドレスを発生
するＲＡＭ（１４）を備え、該ライトアドレスを該ＲＡ
Ｍへまた該リードアドレスを該ＦＩＦＯバッファへ格納
する、ランダムライト／ランダムリードのメモリのアド
レス制御回路において、該ＦＩＦＯバッファと該ＲＡＭ
を２重化し、該２重化したＦＩＦＯバッファとＲＡＭの
各読出し出力を選択するセレクタ（１８、２６）と、各
読出し出力の一致／不一致を検出する比較器（２４、３
２）と、各読出し出力のパリテイチェック回路（２２、
２８）と、これらの比較器およびパリテイチェック回路
の出力によりセレクタを操作する論理回路（２０、３０
）を設けたことを特徴とするアドレス制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1202532A JPH0367346A (ja) | 1989-08-04 | 1989-08-04 | アドレス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1202532A JPH0367346A (ja) | 1989-08-04 | 1989-08-04 | アドレス制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0367346A true JPH0367346A (ja) | 1991-03-22 |
Family
ID=16459059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1202532A Pending JPH0367346A (ja) | 1989-08-04 | 1989-08-04 | アドレス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0367346A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8741786B2 (en) | 2011-05-30 | 2014-06-03 | Tokyo Electron Limited | Fabrication method of semiconductor device |
-
1989
- 1989-08-04 JP JP1202532A patent/JPH0367346A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8741786B2 (en) | 2011-05-30 | 2014-06-03 | Tokyo Electron Limited | Fabrication method of semiconductor device |
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