JPS5851360A - エラ−・チエック方式 - Google Patents
エラ−・チエック方式Info
- Publication number
- JPS5851360A JPS5851360A JP56149776A JP14977681A JPS5851360A JP S5851360 A JPS5851360 A JP S5851360A JP 56149776 A JP56149776 A JP 56149776A JP 14977681 A JP14977681 A JP 14977681A JP S5851360 A JPS5851360 A JP S5851360A
- Authority
- JP
- Japan
- Prior art keywords
- error
- flip
- flop
- output
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、複数の単位回路を有する電子装置において、
各単位回路毎にエラー・チェック回路とエラー保持フリ
ップ・フロップとを設け、各ボラ−・チェック回路の出
力の対応するエラー保持フリップ・フロップへの書込み
を順次に行い、いずれか１個のエラー保持フリップ・フ
ロップが所定の状態になった後は、他のエラー保持フリ
ップ・フロップにエラー情報が書込まれないようにした
ものである。
各単位回路毎にエラー・チェック回路とエラー保持フリ
ップ・フロップとを設け、各ボラ−・チェック回路の出
力の対応するエラー保持フリップ・フロップへの書込み
を順次に行い、いずれか１個のエラー保持フリップ・フ
ロップが所定の状態になった後は、他のエラー保持フリ
ップ・フロップにエラー情報が書込まれないようにした
ものである。
第１図は従来のエラー−チェック方式の１例を示すもの
であって、１１ないし１ｓはレジスタ、２１ないし２５
はエラー・チェック回路、３１ないし３ｆｉはエラー保
持フリップ・フロップをそれぞれ示している。
であって、１１ないし１ｓはレジスタ、２１ないし２５
はエラー・チェック回路、３１ないし３ｆｉはエラー保
持フリップ・フロップをそれぞれ示している。
第１図の装置は例えば記憶制御装置のパイプライン制御
部である。この種のパイプライン制御部においては、パ
リティ・ビット付のアドレス情報および制御情報が入力
データとして供給され、入力デーｉは順次にレジスタ１
１．１２．１３．１４．１５とシフトされて行く。シフ
ト・レジスタ１１ないし１５のそれぞれは、周知のよう
に複数のゲートおよびフリップ・フロップから構成され
ている。
部である。この種のパイプライン制御部においては、パ
リティ・ビット付のアドレス情報および制御情報が入力
データとして供給され、入力デーｉは順次にレジスタ１
１．１２．１３．１４．１５とシフトされて行く。シフ
ト・レジスタ１１ないし１５のそれぞれは、周知のよう
に複数のゲートおよびフリップ・フロップから構成され
ている。
エラー・チェック回路２１．２２．２３．２４．２ｓの
それぞれは、対応するレジスタ１１．１２．１３．１４
．１５の出力のエラー・チェックを行う。エラー・チェ
ック回路２１．２２．２３．２４．２５のエラー−チェ
ック結果は対応するエラー保持フリップ・フロップ３１
．３２．３３．３４．３５に書込まれる。
それぞれは、対応するレジスタ１１．１２．１３．１４
．１５の出力のエラー・チェックを行う。エラー・チェ
ック回路２１．２２．２３．２４．２５のエラー−チェ
ック結果は対応するエラー保持フリップ・フロップ３１
．３２．３３．３４．３５に書込まれる。
第１図の電子装置において、仮にレジスタ１１が故障し
たとすると、誤ったデータが逐次にレジスタ１２→１３
→１４→１５と伝播する。この結果、エラー・チェック
回路２１．２２．２３．２４，２５がそれぞれのタイミ
ングで動作し、エラー保持フリップ・フロップが３１な
いし３５の全てがオンとなってしまい、本尚に故障し光
レジスタがレジスタ１１．１２．１３，１４．１５の内
のどれであるか判らなくなってしまう。１つの解析の仕
方として、エラー保持フリップ・フロップの全てがオン
であれば、レジスタ１１の故障とすることも考えられる
が、出力Ｙが再度人力Ｘに接続されるループ・パック回
路を持つ電子装置においては、このような方法では故障
のレジスタを見付は出すことが出来ない。
たとすると、誤ったデータが逐次にレジスタ１２→１３
→１４→１５と伝播する。この結果、エラー・チェック
回路２１．２２．２３．２４，２５がそれぞれのタイミ
ングで動作し、エラー保持フリップ・フロップが３１な
いし３５の全てがオンとなってしまい、本尚に故障し光
レジスタがレジスタ１１．１２．１３，１４．１５の内
のどれであるか判らなくなってしまう。１つの解析の仕
方として、エラー保持フリップ・フロップの全てがオン
であれば、レジスタ１１の故障とすることも考えられる
が、出力Ｙが再度人力Ｘに接続されるループ・パック回
路を持つ電子装置においては、このような方法では故障
のレジスタを見付は出すことが出来ない。
本発明は、上記の考察に基づくものであって、関連し合
う複数の単位回路を有する電子装置において、故障した
単位回路を正確かつ容易に見付は出すことが出来るよう
にしたエラー・チェック方式を提供することを目的とし
ている。そしてそのため、本発明のエラー・チェック方
式は、ゲートとフリップ・フロップによって構成される
複数の単位回路を有し、単位回路が他の回路と関連を有
する電子装置において、単位回路のエラーを検出するエ
ラー・チェック回路と固有タイミングで開かれるゲート
手段と該ゲート手段の出力をラッチするエラー保持フリ
ップ・フロップを各単位回路毎に設け、各単位回路のゲ
ート手段の出力をＯＲゲートを介してエラー制御フリッ
プ・フロップに供給し、且つ上記エラー制御フリップ・
フロップの状態値が所定値となったとき上記各エラー保
持フリップ・フロップが対応するエラー・チェック回路
の出力するエラー信号をラッチしないようにしたことを
特徴とするものである。以下、本発明を図面を参照しつ
つ説明する。
う複数の単位回路を有する電子装置において、故障した
単位回路を正確かつ容易に見付は出すことが出来るよう
にしたエラー・チェック方式を提供することを目的とし
ている。そしてそのため、本発明のエラー・チェック方
式は、ゲートとフリップ・フロップによって構成される
複数の単位回路を有し、単位回路が他の回路と関連を有
する電子装置において、単位回路のエラーを検出するエ
ラー・チェック回路と固有タイミングで開かれるゲート
手段と該ゲート手段の出力をラッチするエラー保持フリ
ップ・フロップを各単位回路毎に設け、各単位回路のゲ
ート手段の出力をＯＲゲートを介してエラー制御フリッ
プ・フロップに供給し、且つ上記エラー制御フリップ・
フロップの状態値が所定値となったとき上記各エラー保
持フリップ・フロップが対応するエラー・チェック回路
の出力するエラー信号をラッチしないようにしたことを
特徴とするものである。以下、本発明を図面を参照しつ
つ説明する。
第２図は本発明の１実施例のブロック図であって、４１
ないし４ｎはＡＮＤゲート、ｓはｏｕｙ−ト、６はエラ
ー制御フリップ・フロップ、ＡｌないしＡｎはエラー・
チェック単位、Ｔ１ないしＴｎはエラー・チェック単位
毎に異った固有のタイミング信号である。なお、第１図
と同一符号は同一物を示している。
ないし４ｎはＡＮＤゲート、ｓはｏｕｙ−ト、６はエラ
ー制御フリップ・フロップ、ＡｌないしＡｎはエラー・
チェック単位、Ｔ１ないしＴｎはエラー・チェック単位
毎に異った固有のタイミング信号である。なお、第１図
と同一符号は同一物を示している。
エラー・チェック単位ＡＩにおいて、エラー〇チェック
回路２１の出力はＡＮＤゲー）４１の一方の入力端子に
入力される。ＡＮＤゲート４１の他方の入力端子にはタ
イミング信号Ｔｌが加えられ、タイミング信号Ｔ１がオ
ンとなると、ＡＮＤゲート４１が開き、エラー・チェッ
ク回路４１の出力がエラー保持フリップ・フロップ３１
にラッチされる０図示しないが、エラー保持フリップ・
フロップ３１にはタイミング信号と同期しえクロックが
加えられるが、このクロックはエラー制御フリップ・フ
ロップ６がセットされているときＫはエラー保持フリッ
プ・フロップ３１に印加されない、ＡＮＤゲート４１の
出力はエラー処理回路（図示せず）Ｋも送られる。なお
、エラー・チェック回路２１は、第１図に示すようＫ例
えばレジスタＫＩ！続されているものである。他エラー
・チェック単位Ａ２ないし人ｎも同様な構成を有してい
る。
回路２１の出力はＡＮＤゲー）４１の一方の入力端子に
入力される。ＡＮＤゲート４１の他方の入力端子にはタ
イミング信号Ｔｌが加えられ、タイミング信号Ｔ１がオ
ンとなると、ＡＮＤゲート４１が開き、エラー・チェッ
ク回路４１の出力がエラー保持フリップ・フロップ３１
にラッチされる０図示しないが、エラー保持フリップ・
フロップ３１にはタイミング信号と同期しえクロックが
加えられるが、このクロックはエラー制御フリップ・フ
ロップ６がセットされているときＫはエラー保持フリッ
プ・フロップ３１に印加されない、ＡＮＤゲート４１の
出力はエラー処理回路（図示せず）Ｋも送られる。なお
、エラー・チェック回路２１は、第１図に示すようＫ例
えばレジスタＫＩ！続されているものである。他エラー
・チェック単位Ａ２ないし人ｎも同様な構成を有してい
る。
各エラー・チェック単位のＡＮＤゲート４１．４２、・
・・４ｎからの出力は、ＯＲゲート５の入力端子に入力
され、ＯＲゲート５の出力はエラー制御フリップ・フロ
ップ６に入力される。エラー制御フリップ・フロップ６
の出力は、エラー保持フリップ・フロップ３１，３２、
・・・３ｎのクロック・イネ−プル制御信号として使用
され、エラー制御フリップ・フロップには入力データが
ラッチされない。
・・４ｎからの出力は、ＯＲゲート５の入力端子に入力
され、ＯＲゲート５の出力はエラー制御フリップ・フロ
ップ６に入力される。エラー制御フリップ・フロップ６
の出力は、エラー保持フリップ・フロップ３１，３２、
・・・３ｎのクロック・イネ−プル制御信号として使用
され、エラー制御フリップ・フロップには入力データが
ラッチされない。
以上の説明から明らかなように、本発明によれば、故障
が発生した単位回路のエラー保持フリッブーフロップの
みを所定の状態値とすることができるので、故障の単位
回路を容易に吃付は出すことが出来る。
が発生した単位回路のエラー保持フリッブーフロップの
みを所定の状態値とすることができるので、故障の単位
回路を容易に吃付は出すことが出来る。
第１図は従来のエラー・チェック方式の１例を示す図、
第２図は本発明の１実施例のブロック図である。 １１ないし１５・・・レジスタ、２１ないし２５・・・
エラー・チェック回路、３１ないし３３・・・エラー保
持フリップ・フロップ、４１ないし４ｎ・・・ＡＮＤゲ
ート、５・・・ＯＲゲート、６・・・エラー制御フリッ
プ・フロップ、Ａ１ないしＡｎ・・・エラー・チェック
単位、Ｔ１ないしＴｎ−・・エラー・チェック単位毎に
異なる固有のタイミング信号。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部
第２図は本発明の１実施例のブロック図である。 １１ないし１５・・・レジスタ、２１ないし２５・・・
エラー・チェック回路、３１ないし３３・・・エラー保
持フリップ・フロップ、４１ないし４ｎ・・・ＡＮＤゲ
ート、５・・・ＯＲゲート、６・・・エラー制御フリッ
プ・フロップ、Ａ１ないしＡｎ・・・エラー・チェック
単位、Ｔ１ないしＴｎ−・・エラー・チェック単位毎に
異なる固有のタイミング信号。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部
Claims (1)
- ゲートとフリップ・フロップによって構成される複数の
単位回路を有し、単位回路が他の単位回路と関連を有す
る電子装置において、単位回路のエラーを検出するエラ
ー・チェック回路と固有のタイミングで開かれるゲート
手段と該ゲート手段の出力をラッチするエラー保持フリ
ップ・フロップとを各単位回路毎に設け、各単位回路の
ゲート手段の出力をＯＲゲートを介してエラー制御フリ
ップ・フロップに供給し、且つ王妃エラー制御フリップ
・フロップの状態値が所定値となったとき、上記各エラ
ー保持フリップ・フロップが対応するエラー・チェック
回路の出力するエラー信号をラッチしないようＫしたこ
とを特徴とするエラー・チェック方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56149776A JPS5851360A (ja) | 1981-09-22 | 1981-09-22 | エラ−・チエック方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56149776A JPS5851360A (ja) | 1981-09-22 | 1981-09-22 | エラ−・チエック方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5851360A true JPS5851360A (ja) | 1983-03-26 |
Family
ID=15482471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56149776A Pending JPS5851360A (ja) | 1981-09-22 | 1981-09-22 | エラ−・チエック方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5851360A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20180025096A1 (en) * | 2016-07-25 | 2018-01-25 | Fujitsu Limited | Data referring method, information processing apparatus, and storage medium |
-
1981
- 1981-09-22 JP JP56149776A patent/JPS5851360A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20180025096A1 (en) * | 2016-07-25 | 2018-01-25 | Fujitsu Limited | Data referring method, information processing apparatus, and storage medium |
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