JPH02192147A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPH02192147A
JPH02192147A JP1011201A JP1120189A JPH02192147A JP H02192147 A JPH02192147 A JP H02192147A JP 1011201 A JP1011201 A JP 1011201A JP 1120189 A JP1120189 A JP 1120189A JP H02192147 A JPH02192147 A JP H02192147A
Authority
JP
Japan
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metallized
wirings
semiconductor device
wiring
parallel
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Pending
Application number
JP1011201A
Other languages
English (en)
Inventor
Fumihiro Kuniba
國場　史裕
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Publication of JPH02192147A publication Critical patent/JPH02192147A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/541—Dispositions of bond wires
    • H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/931—Shapes of bond pads
    • H10W72/932—Plan-view shape, i.e. in top view
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL

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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関する。
〔従来の技術〕
第３図（ａ）及び（ｂ）は従来の半導体装置の一例の平
面模式図及び断面模式図である。
半導体装置は、ＩＣチップ８を載置する凹部５と、その
周辺のボンディングワイヤ７をボンディングするステッ
チ部６の表面に設けられた内部配線用メタライズ配線３
とステッチ部６下層に設けられた外部配線用メタライズ
配線１との２層構造体を有し、両メタライズ配線１．３
間はスルーホール２にて接続されて、各ステッチ部６の
メタライズ配線１，３は隣と平行な配置となっていた。
ここで一般に、凹部５は接地電位である。
〔発明が解決しようとする課題〕
上述した従来の半導体装置は、各ステッチ部のメタライ
ズ配線が隣合って平行に配置されているなめ、各配線間
の容量結合により高周波領域で各信号のクロストークを
生じ、半導体装置の電気的特性を劣化させるという欠点
があった。
〔課題を解決するための手段〕
本発明の半導体装置は、半導体チップを載置する凹部と
、該凹部に隣接するステッチ部に設けられた表面の内部
配線用及び下面の外部配線用メタライズ配線がスルーホ
ールを介して接続された２層構造体を複数個有する半導
体装置において、隣接してかつ平行に配線された各前記
２層構造体の間の絶縁部に接地導体を平行に挿入して設
けて構成されている。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図（ａ）〜（ｃ）は本発明の第１の実施例の平面模
式図、Ａ−Ａ’線断面模式図及びＢＢ′線断面模式図で
ある。
半導体装置は、第３図のステッチ部６の各隣接する配線
との間に網線で示すように接地金属板４を設けたことが
異る点以外は従来の半導体装置と同一である。
すなわち、互に隣有っている内部配線及び外部配線用メ
タライズ配線１及び３の重層体の間に絶縁部中に、電気
的に接地される凹部５に接続された接地金属板４を挿入
して設けており、互いに隣合うメタライズ配線間の容量
結合を減少させ、信号のクロストークを防いでいる 第２図（ａ）及び（ｂ）は本発明の第２の実施例の平面
模式図及びＡ−Ａ′線断面模式図である。
本実施例では、隣合って平行に配置されているメタライ
ズ配線間に、内壁が網線で示すようにメタライズされ、
かつこのメタライズ層が電気的に接地される凹部５に接
続された接地スルーホール群９を平行に配置しており、
前述の第１の実施例と同等な効果が得られるものである
。
〔発明の効果〕
以上説明したように本発明は、隣合って平行に配置され
ているメタライズ配線間に電気的に設置された導体を設
けることにより、メタライズ配線間の容量結合による電
気特性の劣化を防げる効果がある。
【図面の簡単な説明】
第１図（ａ）〜（ｃ）は本発明の第１の実施例の平面模
式図、Ａ−Ａ’線断面模式図及びＢＢ′線断面模式図、
第２図（ａ）及び（ｂ）は本発明の第２の実施例の平面
模式図及びＡ−Ａ′線断面模式図、第３図（ａ）及び（
ｂ）は従来の半導体装置の一例の平面模式図及び断面模
式図である。 １・・・外部配線用メタライズ配線、２・・・スルーホ
ール、３・・・内部配線用メタライズ配線、４・・・接
地金属板、５・・・凹部、６・・・ステッチ部、７・・
・ボンディングワイヤ、８・・・ＩＣチップ、９・・・
接地スルーホール群。

Claims (1)

    【特許請求の範囲】
  1. 半導体チップを載置する凹部と、該凹部に隣接するステ
    ッチ部に設けられた表面の内部配線用及び下面の外部配
    線用メタライズ配線がスルーホールを介して接続された
    ２層構造体を複数個有する半導体装置において、隣接し
    てかつ平行に配線された各前記２層構造体の間の絶縁部
    に接地導体を平行に挿入して設けたことを特徴とする半
    導体装置。
JP1011201A 1989-01-19 1989-01-19 半導体装置 Pending JPH02192147A (ja)

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JP1011201A JPH02192147A (ja) 1989-01-19 1989-01-19 半導体装置

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