JPH0254540A - 電界効果トランジスタの電極構造 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はマイクロ波帯電界効果トランジスタに関し、特
にその高出力化、高利得化、高効率化を図った電界効果
トランジスタの電極構造及び半導体誘電体基板上に構成
されたモノリシックマイクロ波ＩＣに用いられる電界効
果トランジスタの電極構造に関する。

［従来の技術］ 一般に、電界効果トランジスタを複数個並列配置してな
る半導体装置では、ゲート、ソース及びドレインの各電
極をくし形に配置する構造が採用される。

例えば第８図のように、複数個の電界効果トランジスタ
を並設した素子１に所定間隔で並べたゲート電極２を配
置するとともに、これら複数のゲート電極２間にソース
電極３及びドレイン電極４をそれぞれ交互に配置してい
る。そして、これらゲート電極２、ソース電極３、ドレ
イン電極４のうち、特にゲート電極及びドレイン電極は
それぞれのパスライン２’　、４’を通り、それぞれの
引き出し電極５，６において集合し、図外の回路に延設
されかつ接続されている。

通常では、これら各引き出し電極５．６を素子１の中心
線９上に対称に形成している。図中、７はソース共通電
極である。通常、ソース電極は電気的に接地して用いら
れるため、ソース共通電極は電界効果トランジスタを構
成する半導体チップの端にまで延長され、ボンディング
ワイヤ等を用いて上辺より上方向へ、又、下辺より下方
向へ接地される。

なお、ゲートバスライン２′とソース電極は層間絶縁膜
１１を介して二層構造になっている。

上述した従来の電界効果トランジスタの構造において、
ゲート電極２の数を２ｎ本（ｎ：整数）とし、隣接する
ゲート電極の間隔をＩ、とする。この場合、一番端のゲ
ート電極２　ａ　１と中央に近いｎ番目のゲート電極２
ａ　とでは（ｎ−１）　・Ｌの長さに相当する時間分だ
け、一番端のゲート電極２ａｔの方がゲート引き出し電
極５から入力された信号の到達が遅れる。同様に、ドレ
イン電極４においても一番端の電極と中央に近い電極と
では、ドレイン引き出し電極６において電力を合成する
際に時間差が生じて、一番端の電極に位相の遅れが生ず
る。この位相ズレは全電極において発生し、最終的には
利得及び合成効率を低下させる原因となる。特に、ゲー
ト、ソース、ドレインの各電極数を増大してゲート幅を
増加させ、高出力化を図る場合や、マイクロ波、ミリ波
のように使用信号周波数が高い場合に位相ズレが顕著に
なる。

その場合には、第８図の構造を単位セルとして、第９図
の様にこれらを複数個並べて並列化して用いる。

この場合、ゲート引き出し電極は各セル毎に設けられて
おり、ゲート引き出し電極へ同相で入力電力が給電され
る場合には各セル間での位相遅れはない様になっている
。

しかし、この場合、第９図中左側にはゲート弓き出し電
極より引き出されたボンディングワイヤを受ける（図示
されていない）アルミナ基板等があり、ゲート電極に挾
まれたソース電極１７は通常接地されない。

また、ガリウムひ素手導体上に設けられたモノリシック
集積回路等では、そのチップサイズが必ずしも電界効果
トランジスタの大きさで決まるわけではないので、ソー
スの接地も最悪の場合−点となってしまう。これをさけ
るため、第１０図の様に、ソース電極直下の半導体誘電
体基板に垂直に穴（バイアホール）１６′をあけて裏面
接地導体へ最短でソース電極を接地する様な構造をとっ
ているものもある。

［発明が解決しようとする課題］ 以上述べた様に、従来の技術では、複数セル化した大ゲ
ート幅の電界効果トランジスタのソース電極は、チップ
周辺のソース電極以外のソース電極は接続導体からの距
離が遠いため、接地効果が薄く、結果的に利得を下げる
こととなる。又、バイアホール技術を用いて接地する場
合には、未だその技術の完成度が低いため、歩留りの低
下を招き、コストアップを引きおこすという問題がある
。

［課題を解決するための手段］ 本発明の電界効果トランジスタの電極構造は、複数本の
電極を配列した素子における入力及び出力間での信号の
位相ズレを防止し、素子の高利得化、高効率化を高価な
バイアホール技術を使わずに行うために、ソース電極を
半導体チップの縁に配し、位相ズレに対して最も影響の
あるゲ、−ト配線を、ソース、ゲート容量の増加を招か
ずにより精密に行うため、ソース電極合成部と反対側に
配し、ソース１４の下層部にはドレインバスラインを配
し、その引き出し電極は、仮想四辺形の対角の１つから
とり出す構造としている。

本発明は、具体的には、半導体基板上に設けたゲート、
ソース、ドレインの各電極をくし形に並設してなる電界
効果トランシタにおいて、これらの電極を囲む仮想四辺
形の１つの対角位置にドレイン引き出し電極を配し、さ
らにこの仮想四辺形のフィンガーと直角な辺のうちドレ
インバスラインを含まない辺にゲートバスラインを配し
たことを特徴とする。

なお、前記ソース電極を、仮想四辺形の辺のうちドレイ
ン引き出しパスラインを含む辺の側で、半導体基板端に
配しても良い。

本発明の別の態様によれば、複数のユニットセルからな
る電界効果トランジスタのうち、ゲート引き出し電極が
ゲートバスラインの長手方向の中央より引き出される。

また、複数のユニットセルからなる電界効果トランジス
タのうち、ゲート引き出し電極を各ユニットセル毎にゲ
ートバスラインから引き出して持つようにしても良い。

更に、複数のユニットセルからなる電界効果トランジス
タのうち、ゲート引き出し電極を、複数のセル毎にゲー
トバスラインから引き出して持つようにしても良い。

［実施例］ 第１図は本発明の実施例の平面図及び断面図で、その構
造を図面を参照して説明する。半導体基板１２上に設け
られた電界効果素子１上には複数本のゲート電極２を並
列配置し、このゲート電極２間には夫々複数本のソース
電極３及びドレイン電極４をゲート電極２と平行にかつ
交互に配置して単位セル９を構成し、これら単位セルを
複数個間してそれぞれゲートバスライン２′　　ドレイ
ンバスライン４′、共通ソース電極７で結合し、複数セ
ル化している。そして、共通ソース電極７は半導体基板
端１０で全面接地出来るように配し、ドレインバスライ
ン４′は層間絶縁膜１１を介してソース電極３下部に立
体的に走っている。ドレイン引出し電極６は、仮想四辺
形８の一つの対角位置より引出されている。ゲートバス
ライン２′は仮想四辺形８の辺のうち、電極のフィンガ
一部と直角であってドレインバスライン　４′に平行な
もう一つの辺の上に配されている。ゲート引き出し電極
５はゲートバスラインでの中央から引き出される場合の
外、第３図の様に各セル毎に引き出される場合や、第４
図の様にいくつかのセル毎にまとめて引き出される場合
がある。　第２図は第１図の電極構造での接地例を示す
。　次に、総ゲート幅１０００μの電界効果トランジス
タをユニットセルのゲート幅２００μを５セル並列に接
続して構成することを考え、 （１）位相遅れのない理想状態の場合、（２）位相遅れ
はゲート側パスラインとドレイン側バス、ラインのどち
ら側が支配的か。

（３）セル間のソース電極を接地した場合と接地しない
場合の利得の差。

についてシミュレーション結果を用いて説明し、上記電
極配置が必然的に得られることを説明する。

第５図は各種電極構成の場合の最大有能利得（ＭＡＧ）
又は最大安定利得（ＭＳＧ）の周波数特性のシミュレー
ション結果を示すグラフである。

なお、本シミュレーションの仮定として、総ゲート幅１
０００μを５セルを用いて比誘電率１２．７のガリウム
ひ素基板上に構成し、ゲートバイライン幅２μ、ドレイ
ンバスライン幅１０μ、ユニットセル間を長さ５０μ、
厚み２μの金パターンで接続するものとする。カーブ（
２）が本発明による実施例（第２図）の特性例（ソース
は完全接地と仮定）である。カーブ（１）は位相遅れの
ない理想的な場合を示して（電極レイアウトは図示せず
）おり、例えば、１６　Ｇ　Ｈｚで１０．７ｄＢのＭＡ
Ｇを有し、これが理論的限界である。

次に、位相遅れがゲート側及びド１ツイン側のどちら側
が支配的であるかを考える。カーブ（２）　、　（３）
はゲートバスラインの中央から信号を入力し、ドレイン
バスラインの端から出力した場合を示す。

カーブ（４）は、ゲートバスラインの端から信号を人力
し、ドレインバスラインの端から出力した場合を示して
いる。これからゲートバスラインによる給電位置が位相
遅れに大きく影響し、ドレインの出力給電位置はそれほ
ど影響しないことが分かる。これは、ゲートバスライン
のライン幅が通常、ゲート−ソース間容量を減らしたい
ために狭く、ドレインバスラインの幅はドレイン電流の
電流密度がゲート電流密度より大きいため、広い必要が
あるから、ゲート側パスラインの位相速度がドレイン側
より速いからであると説明出来る。

なお、第６図、第７図が夫々カーブ（３）　、　（４）
の電極配置図である。

次に、セル間のソース電極を接地した場合としない場合
をカーブ（２）と（３）で比較する。この場合、信号は
ゲートバスラインの中点より印加し、出力はドレインバ
スラインの端から出力している。

１６ＧＨｚではソースを完全接地した場合、１６ＧＨｚ
で理想状態よりＭＡＧは１．３ｄＢ低いものの、セル間
のソース電極を接地しない場合よりも１．２ｄＢ高いこ
とが分かる。

さらに、ゲート引き出し電極を第３図、第４図の様にさ
らに位相遅れの少ない様に配置すれば、さらに利得はカ
ーブ（１）に近づくことは明らかである。（シミュレー
ション結果は図示していない。） 以上述べた様に、本発明ではソース電極は半導体基板端
に配し、ユニットセル間も全て接地する。

ゲートバスラインは位相遅れに与える影響が大きいので
、各ユニットに均一位相で信号が印加出来る様にする。

そのため、分岐ライン等の増加によってもゲートソース
間容量が増加しない様に、ゲートバスラインはソース電
極下に設けることを避ける。従って、ソース電極下には
多層的にドレインバスラインを配し、その引き出し電極
はソース電極との容量増加を防ぐため、ドレインバスラ
インの端でソース電極と重ならない部分に配置する。

［発明の効果］ 以上のような電極構造により、複数セルから構成される
様なゲート幅の大きい電界効果トランジスタでも、位相
ズレによる利得の低下、ソース接地の不完全さによる利
得の低下を、バイアホール技術を用いずに抑えることが
出来るので、マイクロ波回路の高性能化、ガリウムひ素
モノリシック集積回路のコストダウンが図れる。

【図面の簡単な説明】 第１図は本発明による電界効果トランジスタの電極構造
の例を示し、第２図は本発明による電極構造をとった゛
ときの接地条件を示した図、第３図は本発明による電界
効果トランジスタの電極構造の他の例を示した図、第４
図は本発明による電極構造の更に他の例を示した図、第
５図は各種電極配置の場合の利得の周波数特性を示した
図、第６図は第５図のカーブ（３）の電極構造と接地条
件を示した図、・第７図は第５図のカーブ（４）の電極
構造と接地条件を示した図、第８図は従来の電界効果ト
ランジスタの電極構造の例を示した図、第９図は従来の
電界効果トランジスタ（複数セル）の電極構造の例を示
した図、第１０図はバイアホールを有する従来の電界効
果トランジスタ（複数セル）の電極構造の例を示した図
である。 図中、１：電界効果トランジスタ素子、２：ゲート電極
、２′　：ゲートバスライン、３：ソース電極、４ニド
レイン電極、４′　ニドレインバスライン、５：ゲート
引出し電極、６：ドレイン引出し電極、７：ソース引出
し電極、８：仮想四辺形、１０・・・半導体基板端面、
１１・・・層間絶縁膜、１６・・・バイアホール。 第１図 第４図 第３図 第５図 周波数 （ＧＨｚ） 第７図

Claims (1)

【特許請求の範囲】
1. １、半導体基板上に設けた、ゲート、ソース、ドレイン
   の各電極をくし形に併設してなる電界効果トランジスタ
   において、これらの電極を囲む仮想四辺形の１つの対角
   位置にドレイン引き出し電極を配し、さらにこの仮想四
   辺形のフィンガーと直角な辺のうち、ドレインバスライ
   ンを含まない辺にゲートバスラインを配したことを特徴
   とする電界効果トランジスタの電極構造。