JPH02192730A - 異なるレベルで形成されたパターン間に相互接続を形成する段階を含む集積回路の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、 ａ／　少なくとも一つの、小さい値の寸法Ｗ、を有する
第１パーツＰ、並びにいっそう大きい寸法及び第１パー
ツＰＩの上面とほとんど同一平面にある上面を有するい
わゆる第２パーツＰ２をそなえるいわゆる第１導電性パ
ターンを基板上に形成することｂ／　前記第２パーツＰ
２上より小さい厚さを前記第１パーツｐ、上で有する誘
電体材料を堆積すること； Ｃ／　誘電体材料をエツチングし、この段階をいわゆる
第１相互接続領域Ｒ７における前記第１パーツＰ１の上
面の出現によって停止することの段階をそなえる集積回
路の製造方法に関する。

この発明は、若干の相互接続レベルを示す集積回路の表
面の低減に、及び一般に異なるレベルに配置したパター
ン間の相互接続形成に用いられる。

この発明は、いっそう詳細にはミクロン又はサブミクロ
ン寸法の非平面素子間の相互接続の形成において用いら
れる。

米国特許第４６２１０４５号明細書は、基板上に大表面
の導電性相互接続パッド（ｐａｄ）と小表面の導電性柱
（ｐｉｌｌａｒ）を形成する段階をそなえる、集積回路
の製造方法を開示する。この方法は、このようにして形
成したデバイス上に電気絶縁体と平面化層（ｐｌａｎａ
ｒｉｚｉｎｇ　１ａｙｅｒ）との両方の特性を有する材
料の層を形成する段階を含む。平面化層のこれらの特性
により、この層は、大表面のパッド上より小さい厚さを
小表面の打上で有する。更に、この方法は、前記誘電体
平面化層を均一にエツチングする段階をそなえ、該エッ
チラグ段階は、柱の上面の出現によって停止される。

大小のパターンからなるデバイス上に堆積した誘電体が
単一層により形成されるという事実により、この層が少
なくとも二つの特性、すなわち、それが良好な電気絶縁
体であり、かつ同時に平面化することであることを同時
に有することが必要である。

実際、この方法の終了時、上の導電層が下の導電層から
照射により不溶化されるホトレジスト層により、又はポ
リイミド層により、すなわち、第１の本質的な特性が平
面化であることである層により（この層は、更に電気絶
縁性である材料から選ばれた材料からなる。）絶縁され
るのみであることが分かる。

今や、前代の集積回路の製造に対してこれらの特性は十
分でないことが分かった：二つの導電層を隔離する分離
層は、更にそれにより覆われる半導体材料を不動態化す
る特性、機械抵抗、集積回路を形成する、後の段階にか
ける場合の耐熱性及びエージングに対する耐性の特性を
有さねばならない。

現在、平面化特性を有するとして知られる材料は、これ
らの特性を有しない：それらは、直接半導体材料に接す
る場合、半導体材料の不動態化を保証することができな
い；それらは、低い機械抵抗、低い耐熱性（高くても２
５０°Ｃ）を有し、迅速にエージングする。

したがって、現在集積回路の製造業者は、ラッカー又は
樹脂の最後の層を含む回路を利用することを拒んでいる
。したがって、前記文献から知られる方法は、それが新
しい集積回路ともはや製造上の相乗作用を有しない回路
を与えるという事実により不適当になる。

したがって、このような層を最後の層の間で維持するこ
とは、避けるべきである。

次いで、これらの回路が更に非平面である場合に問題が
起こる。すなわち、この技術の状態は、形成した小さい
（ミクロン又はサブミクロン）寸法のパターンと、任意
の寸法の他のパターンとの間の接続の形成を示さない。

しかし、回路の下層では、例えば、異なる非平面トラン
ジスタの電極間に接続を形成すべき場合、上記のことが
起こる。

この発明の目的は、前記文献から知られる分離層のよう
な信頼性のない最後の層がな（、反対にいっそう良い電
気的及び機械的性能ををする分離層をそなえる集積回路
を与える製造方法を提供することである。

この発明の他の目的は、分離層も不動態化層である回路
を与える製造方法を提供することである。

この発明の他の目的は、平面的及び非平面的両回路の製
造に使用しうる方法を提供することである。

この発明の他の目的は、デバイスが元は非平面性である
場合でさえ、デバイスの平面化を与える方法を提供する
ことである。

この発明の他の目的は、開口を形成するパターンの元の
寸法にかかわらず、また開口を形成する基板の元の平坦
度にかかわらず、すべての回路の選ばれたパターン上に
、また選ばれた相互接続領域中に開口マスクを使用する
必要なしに開口形成を可能にする方法を提供することで
ある。

この発明の他の目的は、ミクロン又はサブミクロン寸法
のパターンと直接に開口、したがって相互接続を形成す
ることを可能にする寸法を提供することである。

この発明の他の目的は、前代の集積回路と製造上の相乗
作用をなす集積回路の製造方法を提供することである。

この発明の他の目的は、与えられるすべての利点より見
て、簡単で安価な方法を提供することである。

この発明に従って、これらの目的は、冒頭に述べた種類
の集積回路を製造するに当り、この目的のために誘電体
材料の堆積が均一で第１パーツＰの高さ１１．にほとん
ど等しいかこれより大きい厚さ１１．゛でデバイスを覆
う第１誘電体層Ｌ１の堆積とこれに続く第２パーツＰ２
上より小さな厚さを第１パーツＰ１上で有する第２誘電
体層Ｄ２の堆積からなること並びに誘電体材料のエツチ
ングが第１パーツＰ１上の第１誘電体層Ｌ１の上面の出
現によって停止する第１段階及び第１誘電体層り、を第
２誘電体層Ｄ２のエツチング速度より高いかこれに等し
い速度でエツチングする第２段階よりなることを特徴と
する集積回路の製造方法によって達成される。

この方法から直ちにもたらされる利点は、第１誘電体層
り、が均一な厚さで堆積されるという事実により均一に
堆積される材料の中から適当な不動態化層を形成するこ
とができる材料を見いだしうることである。

他の利点は、均一層Ｄｔ中に堆積させるに適する材料の
中から不動態化特性のほかに技術の状態から知られてい
る絶縁層より、また一般に流体形で又は平面化層として
堆積される層より良好な機械的強度性能及び良好な電気
的アイソレータとしての性能を有する材料を見いだすこ
とができることである。

第１誘電体層り、が均一な厚さで堆積されるという事実
による他の利点は、均一な厚さで堆積されうる材料の間
で上記利点を有するのみでなくすべての現代の集積回路
技術と、また近い将来に用いるように既に選ばれている
集積回路技術と製造上の相乗作用をも有する材料を見い
だすことができることである。

他の利点は、マスクを使用することなくミクロン又はサ
ブミクロン寸法のパターン中に開口を直接設けることが
できることである。

他の利点は、ラッカー又は樹脂の平面化層Ｄ２を省くこ
とができる点である。

一例において、この方法は、第１導電性パターンの形成
が少なくとも一つの、はぼに１に等しい寸法と前記第１
パーツＰ１の上面とほぼ同一平面にある上面とを有し、
第１パーツＰ１とほぼ同じような、幅を狭めたパーツ又
は付加部Ｐ＋−＋をいわゆる第２相互接続領域Ｒ２にそ
なえる第２パーツＰ２を形成することを含むことを特徴
とする。

利点は、大きな寸法の第２パーツＰ２において補足段階
なしに、すなわちパーツＰ１において少なくとも一つの
、Ｗ、にほぼ等しい小さい寸法と、前記第１パーツＰ、
の上面とほぼ同一平面の上面とを有する開口を形成する
段階と同じ段階の間に開口を形成することができること
である。

利点は、大きな寸法を有する第２パーツＰ２において補
足段階なしに、すなわち、、少なくとも一つの小さい寸
法を存するパーツＰ、中に開口を設ける段階と同し段階
の間に、更に方法の第１段階において第２パーツＰ２を
形成するのに必要なマスクのほかは他のマスクを使用す
ることなく開口を設けることができることである。

他の利点は、第１パーツＰ、中及びパーツＰ２のパーツ
ＰＩ−１中の両方にある開口が回路の極めて限られた表
面を占めることである。

他の利点は、第２パーツＰ２のための相互接続領域Ｒ２
としてパーツＰ２から遠くすることができる領域、又は
この方法を用いることなしには得られない帯域にある領
域を選ぶことができ、これにより集積回路の設計者にと
って有利な、回路設計を調える新しい可能性が得られる
ことである。

他の利点において、この方法は、第１導電性パターンの
形成が任意の寸法と第１パーツＰ１の上面のレベルより
低いレベルにある上面とを有するいわゆる第３パーツＰ
３の形成並びに一方では第３パーツＰ、とのいわゆる接
触帯域を有し、他方ではいわゆる第３相互接続領域Ｒ１
において少なくとも一つの、１にほぼ等しい寸法と前記
第１パーツＰ、の上面とほぼ同一平面にある上面とを有
し、第１パーツＰｌとほぼ同じような、幅を狭めたパー
ツ又は付加部Ｐ１−２を有する導電性線路Ｌ１の形成を
含むことを特徴とする。

利点は、方法を平面回路と非平面回路の両方で用いうろ
ことである。

他の利点は、パーツＰ３のレベルを上げるために技術の
状態により示される柱より線路を形成する方がはるかに
容易であることである。実際、導電性線路Ｌ１の形成に
おいてマスクする方法は、妨げとならない。

他の利点は、相互接続領域Ｒ２の選択で述べたように、
相互接続領域Ｒ３を回路の有利な帯域で選ぶことができ
ることである。

他の利点は、パーツＰ３の元のレベルにかかわらず回路
のすべての相互接続領域を同じレベルにすることができ
ること、及びパーツＰ＋＋Ｐ＋−＋、Ｐ＋−ｚがこのレ
ベルにある第１パターンの他の寸法より小さい値の、少
な（とも一つ又はただ一つの寸法を有すならば、単一段
階でマスクなしに開口を形成することができることであ
る。

別の例において、方法は、第１誘電体層Ｄ１の厚さＨａ
を第１パーツＰ、の高さＩ−と、第２誘電体層Ｄ２の前
記第１厚さと第２厚さの間の差１１．との関数として条
件： Ｈ，＝　　Ｈ，”（＋１．−１１．） を満たすように選びかつ第２エツチング段階における第
１誘電体層貼のエツチング速度対第２誘電体層Ｄ２のエ
ツチング速度の比Ｓを条件：Ｓ　＝　（Ｈｄ−Ｈ，）Ｉ
ｌｌ−’＞　１を満足するように選ぶことを特徴とする
。

利点は、残存する誘電体層Ｄ１を形成する材料はいわゆ
る平面化材料の部分を形成しないが、方法の終りにデバ
イスが平面でありうることである。

他の利点は、元は非平面回路の場合に、方法が最後の段
階の終りにそれにもかかわらず平面であるデバイスを得
る可能性を与えることである。

別の例において、方法は、第１パーツＰ、がミクロン又
はサブミクロン寸法のパターン、例えば、電界効果トラ
ンジスタのゲート又はバイポーラトランジスタのエミッ
タであり、第２パーツＰ２が能動構成部分の電極又は相
互接続線路であり、第３パーツＰ、が非平面能動構成部
分の電極、例えばバイポーラトランジスタのベース又は
コレクタであることを特徴とする。

したがって、この発明は、非平面及び平面回路の小形化
、それらの製造の簡単化、それらの特性の改良及びそれ
らの製造費の低減を可能にする。

以下、この発明を容易に実施することができるように、
添付図面によっていっそう詳細に説明する。

この発明に従う方法は、いっそう詳細に回路の前記第ル
ベルＮ１で配置した金属パターン（Ｐｌ。

Ｐ＋−＋、　ＰＩ−２）間の相互接続の形成を第ルベル
Ｎ。

の第１パターンから誘導体層Ｄ１により隔離される金属
層中に形成した第２パターンＬ２の相互接続線路により
行うのに用いられる。

この発明は、方法を実施する場合、人手や配置が撓めて
困難で、したがって高価となる従来のマスクを使用する
ことなくパターンのパーツＰ２の値−２に比べて小さい
値の、第ルベルＮｌに平行な寸法１の少なくとも一つを
有する、これらのパターンのパーツＰＩＶ＋−１＋　Ｐ
＋−ｚ上で誘電体層Ｄ１中に開口又は「路」（νｉａ）
を形成し、前記パーツＰ２を誘電体層Ｄ１で覆ったまま
にすることのできる方法を提案する。

一例において、この発明に従う方法は、第一に次の連続
する段階よりなる： Ａ）　第１ａ図断面図に示すようにレベルＮ、でパーン
ｐ、及びＰ２を有する集積回路金属又は半導体パターン
を形成すること。

第ルベルＮ、は、シリコン又はヒ化ガリウムのような半
導体材料の基板Ｓ０の上面でよい。

また、第ルベルは、すでに第２相互接続レベルであって
もよい。他方、第１パーツＰＩは、半導体材料、例えば
バイポーラトランジスタのエミッタで構成することがで
きる。

パーツＰ１ば、高さＨｌを有する。ここでは、パーツＰ
、がパーツＰ２の高さより大きいかこれにほとんど等し
い高さＨｌを有する場合のみを考える。

パーツＰ１は、更に横の寸法Ｗ＋により画成され、パー
ツＰ２は、横の寸法６により画成される。この発明の目
的は、パーツＰ１がパーツＰｇの寸法りの半分より小さ
いかほぼこれに等しい少なくとも一つの寸法Ｗ、を有す
る場合に、パーツＰ、に開口又は「路」を設けることで
ある。第１ａ図に示す例において、第１パーツＰ１は、
第２パーツＰ２から距＃したけ離れている。しかし、こ
れは、特別の場合である。パーツＰ、とＲ２とは、第６
ａ図及び第６ｂ図に示すように互いに連結してもよい。

パーツＰ、及びＲ２を有する導電性パターンを形成する
のに用いる材料は、集積回路の製造に通常用いる任意の
金属でよく、（電界効果又はバイポーラ）トランジスタ
のゲートが関係する場合はＡ　ｕ　Ｇ　ｅ　＋ＮｉＣｒ
、ＴｉＰｔＡｕ又はＨのようなものが用いられる。

また、これらの材料は、相互接続線路が関係する場合ア
ルミニウム又はポリシリコンでよい。これらの材料は、
任意の半導体でもよい。

高さＨｌは、数百ｎｍないし数ミクロンの範囲にしうる
。

第６ａ図に示すように、この第ルベルＮ、で、相互接続
線路２１又は３１のような素子−それらは寸法上第１パ
ーツと呼ぶパーツＰ、のカテゴリーに入らない（その理
由は路を設ける開示のパーツより小さいパーツがすでに
存在するからである。）−を配置する場合、これらの線
路に又はこれらの素子の部分に、適当な寸法１を有する
幅を狭めたパーツ又は付加部（ａｐｐｅｎｄｉｘ）Ｐ＋
−＋＋２１−１及び３１−１をそれぞれ設け、幅を狭め
たパーツ又は付加部ＰＩ−１の領域を前記第１パターン
Ｐ、のカテゴリーに入るようにすることで十分である。

方法の後の段階において幅を狭めたパーツ又は付加部の
領域は、自動的に所望の「路」の配置領域である。

したがって、幅を狭めたパーツ又は付加部ＰＩ−１は、
相互接続線路（第６ａ図参照）上に容易に形成しうるが
付加部ＰＩ−１はまた、例えばトランジスタの電極１２
１又は１２２の端部に容易に設けることができる。すな
わち、第６ｂ図は、ゲートＧがパーツＰ１を構成する電
界効果トランジスタのソース及びドレイン電極、それぞ
れＳｌ及びＤの端部におけるそれぞれ付加部Ｐ＋−＋、
　１２２−１及び１２１−１を示す。

したがって、この発明に従って、「路」を得るために広
いパーツを設ける代わりに、最もしばしば幅を狭めたパ
ーツをＲ，と名付ける領域又はバーンＲ２用の相互接続
領域に設ける。これは、集積回路の設計者に対して作業
の全く新しい方法をもたらす。開口は、カテゴリーＰ１
にある全領域、例えば電界効果トランジスタのゲー）Ｇ
の全上面（第６ｂ図参照）又は幅を狭めた線路部分２ｌ
−Ｌ３１−１，１２１−１．１２２−１の全上面（第６
ａ図及び第６ｂ図参照）に設けられることを注目すべき
である。したがってパーツＰ、全体がＲ７と呼ばれる可
能な相互接続領域である。

これは、集積回路の表面積のかなりの節約、特に一般に
最密層でもあって使用する基板の最終寸法を決定する第
１層の表面積の節約と、集積回路設計者に対する第２パ
ターンＬ２の配置の場合の新しい便宜というこの発明の
利点の一つをもたらす。

Ｂ）　第１の種類の誘電体Ｄ１の均一層の堆８！（第１
ｂ図参照）。この均一・層を得るために、誘電体り。

は、成長法、例えばＣＶＯ又はＰＥＣＶＤの名称で知ら
れる気相での化学作用又は陰極スパッタにより堆積され
る材料の中から選ばねばならない。「均一層」という用
語は、誘電体Ｌ１の厚さ）（、が前記第１パーツＰ、上
、前記第２パーツＰ２上及びパーツＰ。

とＲ２の間で同じであるという意味である。他方、この
誘電体層Ｄ１の厚さは、 １１ｄ≧１１゜ となるように選び、ここで１１ヨはレベルＮ、に関する
第１パーツＰＩの高さであり、誘電体層Ｌ１の上記厚さ
は、本質的にその目的がこの第ルベルＮ、の全パターン
を完全に覆うことである。

しかし、この段階における誘電体Ｄ１の厚さは、続い“
ζ達成すべき目的により決まる。

実際、この発明に従って方法は、二つの変化で実施する
ことができる。これらの変化の第１は、第２ａ図に示す
ように第１パーツＰ１のまわりの局部的平面化を与え、
第２パーツＰ２はそれにもかかわらず誘電体層り、によ
り覆われたままでこれらのパーツＲ２上で「台地」を形
成することを可能にする。

これらの変化の第２は、デバイスの一般的平面化を与え
、第２パーツＰ２は誘電体層り、で覆われ、第１パーツ
Ｐ、上に窓が明けられることを可能にする。

これらの窓は、第３ａ図に示すように底がこれらの第１
パーツＰ、の表面で構成される浅い鉢の形を有する。第
２の変化を選ぶ場合、誘電体層Ｄ１を形成するこの段階
中、厚さ ＩＬ　＝　Ｌ”（１１−−１１ｔ） のこの材料を堆積させねばならない。

この関係式において、１１．は、この発明の第２変化を
実施するためで、第１パーツＰ１上の誘電体Ｄ２の第２
層の第１厚さと、第２パーツＰ２上の前記第２層０□の
第２厚さとの厚さの差でこれは次の段階Ｃ）の間に得ら
れる。

Ｈ３の値は、実験によるか模型作業によるかのいずれか
で見いだすことができ次の形である。

Ｉｌｌ　＝　ｋ　・１１．”（Ｌ−Ｗ＋）　（Ｗ＋＋Ｈ
ｍ）−’　（Ｌ＋Ｉ１ｍ）−’層貼を得るのに特に適す
る材料は、シリカ（ＳｉＯ□）又は窒化シリコン（Ｓｉ
Ｊ４）の中から選ぶことができ、これらは集積回路技術
で極めてしばしば用いられるアイソレータである。層Ｄ
１が最後の層である場合、この誘電体が承認された特性
を存することが細体に必要である。

Ｃ）　第１ｃ図に示すような第２誘電体層Ｄ２の形成。

この誘電体層Ｄ２は、第１パーツＰ１上で第１の厚さを
、また第２パーツＰｔ上で第２の厚さを与えることがで
きる、流体形でひろがる材料の中から選ばねばならない
。特に、第２パーツＰ２上の第２厚さは、第１パーツＰ
、上の第１厚さより大きい：これらの厚さの差は、１（
、であり、その式は前記の通りである。パターンが相互
に離れている場合、第１厚さよりやはり大きいいわゆる
第３の厚さがパターン間にありうる。この式において、
ｋは、この第２誘電体層Ｄ２を得るのに選んだ材料に依
存する定数である。流体形でひろがる第２誘電体層Ｄ２
を得るためには、エポキシ樹脂のような重合可能な樹脂
又は更に感光性ラッカーを選ぶことができるが、ここで
はフォトリソグラフィーに対して知られるその特性は利
用できなくて、感光性ラッカーがある条件で堆積される
場合、大きいパターン上より小さいパターン上では小さ
い厚さで堆積されるという事実のみが利用される。

種々のパターンの寸法Ｗの関数として前記層Ｄ２の厚さ
の分布を考える場合、層Ｄ２を下記条件下に堆積する場
合にパターンの寸法Ｗが増加するに従って厚さが増すこ
とが確かめられた。したがって、この発明の目的を達成
し、かつパターンの異なるパーツ上に形成される誘電体
層Ｄ２の厚さを明瞭に識別するためには、これらのパー
ツが大いに異なる寸法を有することが必要である。寸法
のこれらの差は、匈２が誓、の２倍より大きいか、これ
にほぼ等しい場合に十分である。

この差別は、元の設計において大いに異なる寸法を有す
るパターンの素子又はパーツがあるという事実により、
又は常に幅を狭めたパーツ又は付加部Ｐ１−１を「路」
を開くべき位置に設けることができるという事実により
集積回路中に容易につくることができる。

例えば、誘電体層Ｄ２を得るために、ポジ型感光性ラッ
カーＡＺ　４１１．０　　（シプレー・ソサエティー（
Ｓｈｉｐｌｅｙ　５ｏｃｉｅｔｙ）を選ふことかでき、
これを次の条件で堆積させる： 回転速度４５００回転／分（４０秒間）ラッカーの乾燥
温度　９０°Ｃ１３０分間９００ｍＪ／ｃｍ”のエネル
ギーを有し、３００ｎｍの波長を有する紫外線に露光 ９０°Ｃ、１２０°Ｃ、１８０°Ｃで逐次アニーリング
。

この感光性ラッカーをシリカ（Ｓ１０□）層上で用いる
場合、］１．を与える式中の係数には、１／２の程度で
ある。

この層Ｄ２によるデバイスの全体平面化は要求されず、
それは他の堆積条件で得ることもできる。

Ｄ）第２誘電体層Ｄ２を均一速度でエツチングするため
Ｆ′プライツチング、例えば反応性イオンエツチングの
第１段階を実施すること。ドライエツチングの第１段階
は、デバイスの表面で第１誘電体層貼の帯域が現われる
やいなや停止する。エツチング処理の自動停止を得る方
法は、当業者に知られている。

上記ポジ型感光性ラッカーを用いた場合、このラッカー
の均一エツチングは、キャリヤーガスＮ２と混合した０
２ガスによって１４５ｎｍ／ｌｌｌ１ｎの程度のエツチ
ング速度で得られる。±１２の程度の均一性を目櫟とす
る。

この段階の先では、エツチング条件は、この発明の変化
の一方か他方のいずれを達成すべきかによって異なる。

段階Ｄ）の終わりで第１ｄ図の断面図又は第４ａ図の断
面図に示すようなデバイスは、パーツＰ２上で厚さＨ３
の誘電体層Ｄ２により覆われた未だ攻撃を受けない誘電
体層ＤＩを有する。第１パーツＰ、上では、Ｄ２層の厚
さはゼロで、したがって誘電体層Ｄ１が表面と同じレベ
ルになる。

このデバイスから、ドライエツチング又は反応性イオン
エツチングの第２段階を開始することができ、この第２
段階は、二つの異なる仕方で実施することができ、この
発明に従ってデバイスの二つの変化を与える。

第１の変化は、下記の段階Ｅ１の後に得られ、第２の変
化は、段階Ｅ２の後に得られる。

第１変化か第２変化かの選択は、集積回路の設計者が大
きな寸法を有する第２パーツＰ２の表面で維持したい誘
電体Ｄ１の残存厚さ＋１Ｒの関数としてなされる。

実際、例えば、第ルベルＮ１のパーツＰ２とこれより高
いレベル、すなわちこの発明に従う方法の終わりにおけ
る誘電体Ｌ１の表面にある金属パターン（第２ｂ図及び
第３ｂ図参照）との間の、回路に導入しうる寄生容量は
、パーツＰ２の表面に維持される残存誘電体Ｄ１の厚さ
ＩｌＭに依存する。

第１変化に導くこの発明に従う方法の次の諸段階におい
て、次の段階がある； Ｅｌ／　　第１層Ｌ１のエツチング速度に等しい第２層
Ｄ２のエツチング速度でドライエツチング、例えば反応
性イオンエツチングのいわゆる第２段階を実施すること
。このエツチングは、第１パーツＰの上面の出現時に停
止する。第１パーツＰ、が第２パーツＰ２と同じ高さ１
１．を有する場合及び第１パーツＰ、の高さＩｌ、が第
２パーツＰ２の高さより大きい場合の両方において第１
誘電体層り、は、第２パーツＰ２の表面に残り「台地」
を形成する。第１パーツＰＩの表面に形成された開口は
、この場合「路」を構成するのに特に適する。層Ｄ２は
完全に除去された。既に上で述べたように当業者は、エ
ツチング処理の自動停止を行うために従来技術で知られ
る方法の一つを採用するであろう。

層Ｌ１のエツチング速度対層Ｄ２のエツチング速度の比
として定義されるエツチング選択性Ｓは、したがって１
に等しくなければならない。

この選択性Ｓ＝１を得るためには、例としてあげれば第
２誘電体層ｏｚが上記感光性ラッカーでつくられ、第１
誘電体層Ｄ１がシリカ（ＳｉＯ□）でつくられる場合、
この発明に従う方法は、次のガスによって実施すること
ができる： 流量　　２．１４３ＣＣＭのＳＦ。

流量　１４．３　　ＳＣＣＭのＣｌＦ３流量　１９．３
　　ＳＣＣＭのＮ２ この系により得られる速度は、第１誘電体Ｄ１に対して
３０．５ｎｍ／ｍｉｎの程度であり、第２誘電体Ｄ２に
対して３１ｎｍ／ｍｉｎの程度である。

第１パーツＰ、に対して、その高さは、Ｈ１％２０．５
　μｍ であり、最小横寸法、すなわち、第ルベルＮｌの平面に
平行に測った寸法は、 Ｗ、２０．８μｍ であり、パーツＰ２は同じ高さで同じ平面で測った横寸
法 一２３５μｍ を有し、これらのパターンは、場合により距離Ｌユ５μ
ｍ たけ互いに離れ、誘電体Ｌ１の残存厚さは、誘電体Ｄ２
の差ＩＩＬに等しく、この差旧は、パーツＰ２とＰｌの
間に元から存在した。

ＨＲ′：ｔＩｌｔ−０，２５ｌｉｍ この発明に従うデバイスの第２変化は、次の段階後に得
られる。

Ｅｌ／　　第２誘電体Ｄ２のエツチング速度より高い第
１誘電体Ｄ１のエツチング速度でドライエツチング、例
えば反応性イオンエツチングのいわゆる第２段階を実施
すること。これらの条件において、第１誘電体り、は、
第１パーツｐ、の上に第２誘電体Ｄ２の中に設けた開口
において攻撃される。第１誘電体り、が第２誘電体Ｄ２
の速度より高い速度でエンチングされるという事実によ
り、パーツＰ１上形成され縁部を有する鉢が得られ、そ
のくぼみはデバイスの外部に開き深さが小さい。エツチ
ングは、これらの鉢の中に第１パーツＰ１の上面が現わ
れるやいなや、エツチング処理の既知の停止方法によっ
て停止させる。

この変化の利点は、誘電体層ＤＩ及びＤ２のエツチング
選択性Ｓを正確に選択することにより、パーツＰ、の表
面に鉢の形をした開口を有するはがば完全に平面のデバ
イスを得ることができ、これらの開口は「路」を形成す
るのに特に好適であることである。

上記例の寸法と材料を保つ場合、すなわち、１、２Ｑ　
、　５　ｐ　Ｈｌ Ｗｌ　”　０．８μｍ、 Ｌ　＝　５μｍ　。

］、ユ５μｍ、（場合により）、 ｌｂ　−０，２５ｐｍ　。

第３ａ図及び第３ｂ図に示す条件においてデバイスの平
面化を得るためには堆積誘電体Ｌ１の厚さは、Ｈｄα！
ｌｌＩ”（１，−１１＋　）伺でなければならず、選択
性は、 Ｓ　ユ０１．　−ＨＩＩ　月（、伺 でなければならない。

１１．２１μｍ を選ぶ場合、平面デバイスを得るためには、エツチング
条件として Ｓ＝２ となる。

シリカ（ＳｉＯｚ）と前記ポジ型感光性ラッカーとによ
りそれぞれ構成される誘電体層Ｄ１及びＤ２に対して、
これらのエツチング条件は、次のガス流量　１，９３Ｃ
ＣＭのＳＦ４ 流量２４．５　ＳＣＣＭのＣＨｈ 流量　９，３３ＣＣＭのＮ２ により高圧及び高電力で反応性イオンエツチングするこ
とにより得られる。

その場合、エツチング速度は、第２誘電体Ｄ２（ポジ型
感光性ラッカー）において２３．５ｒ＋ｍ／ｍｉｎの程
度であり、第１誘電体Ｄ＋（ＳｉＯ□）において４５．
０ｎｍ／ｍｉｎの程度である。

第２パーツＰ２上の第１誘電体Ｌ１の残存厚さＨ。

は、この場合０．４５μｍの程度である（第４ｂ図参照
）。

第１誘電体Ｄ１が異なる場合、例えば窒化シリコン（Ｓ
ｉＪ４）である場合にも、この発明に従う製造方法の前
記段階Ｅ１及びＨ２を実施することができる。段階Ｆ、
２の場合、シリカ（ＳｉＯ２）に対するより高い選択性
Ｓ１例えばＳ＝３又は４を選ぶ。

段階り及びＳ＝２の場合に段階Ｅ２の最後における段階
Ｅ２に用いた厚さを示す第４ａ図及び第４ｂ図から明ら
かなように、第２パーツＰ２の上の誘電体Ｄ２の残存厚
さは、第１パーツＰｌの初期厚さ！１．と誘電体Ｄ＋の
厚さ１１．にのみ依存する。

ＩＩＲ≧１１．−　ＨＩＩ 他方、方法の終わりには第２誘電体Ｄ２は残らない。

更に、第２ドライエツチング段階に対して用いたガスに
おいて第１パーツＰＩの上面が現われるやいなや方法を
容易に停止することができるように、第１誘電体層り、
を選択的にエツチングしなければならないことを注意す
べきである。

第ルベルＮ、のｍｌパーツＰ１と回路のいっそう高いレ
ベルにあるパターンＬ２との間の相互接続を得るために
次いで次の段階を実施することができる。

１’）　　第２相互接続レベルのマスクを形成し、この
マスクの開口に金属層１５を堆積すること（第２ｂ図及
び第３ｂ図参照）。この堆積は、第ルベルの第１パター
ンを形成するのに適する金属の中から選んだ金属により
１０分の数ｎｍないし数ミクロンの範囲で変わりうる厚
さで、例えば、蒸着、陰極スパッタ又は電解成長により
行うことができる。いっそう高いレベルのこの金属層１
５のパターンＬ２は、段階Ｅｌ／及びＦ４／の間に開け
た「路」の表面に位置する領域を有し、これによりさも
なければ誘電体層Ｌ１の残存厚さにより分離される金属
Ｎ、といっそう高いレベルの間の電気的接触を達成する
か導電線路Ｌ２によりパーツＰ１とＰＩ−１を互いに接
続するように配設される。

第６図は、平面図でこの発明に従う方法の使用により得
られる種々のデバイスを示す。

第６ａ図は、線路間の相互接続を示す。パーツＰ２は、
ここでは第ルベルＮ、に形成された線路２１及び３１及
びこの第ルベルに位置する線路４１により示される。第
６ａ図は、デバイスを単純化して示すが、この発明に従
う方法の適用の可能な例の尺度について示す。１μ−に
相当する距離をこの第６ａ図に示す。この例において線
路２１と３１をいっそう高いレベルに形成する線路によ
り相互接続する必要がある。この発明に従う方法を適用
するためには、線路２１．３１及び４１がほぼ等しくて
−２と考えられる横寸法を有するという事実により、線
路２１及び３１の形成中に接続すべきこれらの線路の端
部にパーツＰ、と見なされる寸法湾を有する付加部Ｐ１
２１−１及び３１−１を設ける。この発明に従う方法を
実施する場合、「路」は、幅を狭めたこれらのパーツ２
１−１及び３１−１に自動的に開けられ、次いで、「路
」を開けるためのマスクは必要がないという事実により
線路し２２５がいっそう高いレベルで金属層１５中に単
一マスクで形成されうる。

第６ｂ図は、平面図で線図的にかつ尺度を示さずに示す
。この図で電界効果トランジスタの、例えば１・０．２
５μＩ１１〜０．８μｍの程度のサブミクロン寸法の、
Ｐ１型のパーツを形成するゲートＧ中にこの発明に従う
方法により開けた「路」の上に形成したいっそう高いレ
ベルにある相互接続線路１２５Ｌ２を示し、ここでＳ、
及びＤは、それぞれソース及びドレインである。電極Ｓ
、、　Ｇ及びＤは、第ルベルＮ＋に形成され、Ｓｌ及び
Ｄは、Ｇよりかなり大きい寸法Ｗ７、例えば５〜８μｍ
を有し、第２パーツＰ２を形成する。更に、電極Ｓ、及
びＤは、Ｇから１〜２μｍの程度、すなわちゲートＧの
横寸法唱の２倍の程度の距離りだけ離れている。この発
明に従えば、技術の現状から知られるように「路」を開
くために大きな表面のパッドを前記フィンガー（ｆｉｎ
ｇｅｒ）の一端に設ける必要はなく、相互接続線路ｔ、
、１２５をゲートフィンガー上にゲートＧに直接接続す
ることができる。また、この相互接続線路１２５は、ゲ
ートＧの全表面が方法により露出するので、ゲートＧの
任意の領域に配設することができる。これは集積回路設
計者に対して設計を容易にする。この発明に従って、Ｇ
と線路１２５の間の相互接続を場所のかなりの節約をも
って行うことができる。したがって、インターデイシテ
ィテッド（ｉｎｔｅｒｄｉｇｉｔａｔｅｄ）　トランジ
スタの場合に若干のゲートフィンガーを接続することが
できる。

この発明に従う方法を、例えば、バイポーラトランジス
タのエミッタ（図示せず）を相互接続するのにも用いる
ことができることは、明らかである。実際、これらの電
極の上面は、同じトランジスタのベース及びコレクタの
上面よりわずかに高い。したがって、第１パーツＰ１と
考えるエミッタの高さ１１　、は、第３パーツＰ３と考
えるベース及びコレクタの高さより大きい。更に、３〜
４μｍの程度であるベース及びコレクタの寸法を考えれ
ば、１〜２μ鶴の程度のエミッタの寸法は、この発明を
用いるのに極めて適する。この場合、ベースとコレクタ
の上のそれらの分離に十分な誘電体の残存厚さＨＲを得
るこの発明の使用は、特に重要である。次いで、これら
の電極における開口を以下に述べる方法により形成する
ことができる。

三つの電極Ｓ、、Ｇ及びＤがほぼ同じ高さ１（、を有す
るが、すべてが第１パーツＰ、を形成するのに適する寸
法を有するわけではない。第６ｂ図に示す種類の平面ト
ランジスタに関しては、他の電極Ｓ。

及びＤ１２２及び１２１のレベルでそれぞれ小さな寸法
Ｗ１の付加部１２２−１及び１２１−１を設けることで
十分であり、この付加部においてこの発明に従う方法の
使用により、例えば第２変化の使用により自動的に「路
」が開かれる（段階Ｅｚ、第６ｂ図参照）。

次いで、すべての接続を、同一段階（ｈ　＋Ｆ）の間に
、例えばパーツ１２２−１上の線路Ｌｘ　１２４により
、パーツ１２Ｌ１上の線路Ｌｚ　１２３の使用により形
成することができ、線路１２４及び１２３も例えば層１
５により構成することができる。

したがって、集積回路の分野におけるこの発明の適用は
、第ルベルＮ１の金属パーツが前記第１パーツＰＩの寸
法に課した条件のカテゴリーに入るように希望する寸法
を有しない場合に、「路」を開くべきこのパーツに常に
幅を狭めたパーツＰＩ−１を設けることができるという
事実により、多数にある。

また、この発明に従う方法は、非平面である集積回路、
特にミクロン又はサブミクロン回路の製造においていわ
ゆる第ルベル島に配設したパターンのパーツと、いっそ
う低い、いわゆる第２レベルＮ２に配設した他のパーツ
の間の相互接続の形成に用いることもできる。

異なるパターンは、金属又は半導体である。この例にお
いて、それらは金属である。

第５ａ図の平面図と第５ｂ図及び第５Ｃ図の断面図と第
１ａ図の断面図で示すように、前記第１パーツＰ１は、
第ルベルＮ、に存在し、レベルＮ、と平行に測った少な
くとも一つの小さな寸法讐、を有し、いっそう大きな寸
法に２の前記第２パーツＰ２もこのレベルに存在する。

第２レベルＮｔに任意寸法のいわゆる第３パーツＰ３が
存在する。

この方法の目的は、非平面回路の場合、パーツＰ３とｐ
、の間の相互接続を形成すること、高品質誘電体層り、
により回路を保護すること、第１パーツＰ、の表面に開
口をつくること、及びパーツＰＩ又はＰｌに等しいパー
ツを相互に接続するためにこの誘電体層Ｌ１の表面にあ
る他のパターンと相互接続線路Ｌ２を形成することであ
る。この誘電体層Ｄ１は、平面であることと、従来のマ
スクを使用することなく行う、パターンＰ、に開口を設
ける作業中Ｌ１のパターンＰ２上では露出しないことの
両方であることが好ましい。（なお、前記従来のマスク
の供給と配置は、相当困難を伴い、この目的に要する費
用は、高い、） 一例において、この発明に従う方法は、既に述べた段階
Ａ）を最初に含む。しかし、この段階においてパーツＰ
、及びＰ２の設計を決める段階と同時にパターンＰ３の
ための予定位置又は相互接続領域Ｒ３を決め（第５図参
照）、金属又は半導体パターンのパーツＰ３を第５ｂ図
及び第５ｃ図の断面図又は第５ａ図の平面図に示すよう
に集積回路の第２レベルＮ２に形成する。（第５ｃ図は
、第５ａ図のｉ−■線断面図である。） これらのパーツＰ、は、パーツＰ、とＰ３の間の平面相
互接続が可能でないように回路のいっそう低いレベルＮ
２に形成されるだけでなくこれらＰｆｆ上面がパーツＰ
１の上面より低い平面に配置される。

第ルベルＮ、は、シリコン又はヒ化ガリウム又は第■〜
Ｖ族の他の材料のような半導体材料の基板１０上に形成
した異なる材料又は異なる導電率型の半導体層の山（ｓ
ｔａｃｋＨｌの上面であってよい。

次の全記述において、これらの支持体は、記述を簡潔に
するために８０で表す。

レベルＮ２は、レベルＮ、を構成する山１１の異なる層
の一つで構成することができる。パーツＰ３は、当業者
に知られる任意の方法で形成するこ七ができる。例えば
、基板１０又は山１１をマスクの開口で又は他のパター
ン上の自動調心（ｓｅｌｆ−ａｌｉｇｎｍｅｎｔ）によ
りレベルＮ２にエツチングして下げることがでキル。次
いで、パーツＰ３をレベルＮ２でパーツＰ１及びＰ２の
形成で述べた材料の一つによりつくる。

パーツＰ３の寸法は、任意でよい。パーツＰ３は、例え
ば、バイポーラへテロ接合トランジスタ（ＨＢＴ）のコ
レクタ又はベース電穫であってよく、その場合、パーツ
Ｐｌは前記トランジスタのエミッタ電極か第ルベルＮ、
の接続線路かである。

また、パーツＰ３は、埋設ゲート電界効果トランジスタ
のゲートでもよい。

その場合、パーツＰ、とパーツＰｌの上面間の高さの差
、この差は一般にレベルＮ１とＮｚ間の差によるが、こ
の差によって上記発明の利用に対し問題が起こる。

したがって、上記段階Ａと方法の段階Ｂの間に次の段階
をはさむのが好ましい。

Ａ’）場合により、第３パーツＰ３と、第ルベル又はほ
ぼ第ルベルＮ、の該第３パーツＰ３に関スる相互接続領
域Ｒ３との間に段ＳＴを形成すること（第５ｂ図参照）
。

段ＳＴの上面は、レベルＮ１とレベルＮ２の間の中間レ
ベルにある。レベルＮ、とレベルＮ２間の高さの差が大
きい場合、一つより多い段を設けることができる。

相互接続するパーツＰ３がトランジスタＨＢＴのコレク
タである場合、段ＳＴの上面はトランジスタのベースの
上面であることができ、段はこのベースの形成と共同し
てエツチングにより設けることができる（第５ｂ図参照
）。

相互接続するパーツＰ、がトランジスタＩＩＢＴのベー
スである場合、段ＳＴ影形成問題を避けることができる
（第５ｃ図参照）。

段（−又は若干段）ＳＴが必要であることがわかると否
とにかかわらず、パターンＰ３のためにレベルＮ１又は
ほぼレベルＮ、で相互接続領域Ｒ３を維持するために上
面がほぼレベルＮ、にあるパッド１２を形成することが
必要である（第５ｂ図及び第５Ｃ図参照）このバッド１
２は、材料１０又は１１に適する任意のエツチング方法
で形成される。

さもなければ、レベルＮ１とレベルＮ２の間の差が小さ
い場合、エツチングにより得られる簡単な斜面で段階Ａ
′と段階Ｂの間にはさむ次の段階を可能にするのに十分
である。

＾＃）前記第３パーツＰ、をその相互接続領域Ｒ３に接
続する前記第１導電線路り、を形成すること。

Ｎ、とＮ２の間のレベル差が大きく、線路り、に欠陥を
つくる恐れがある場合、段ＳＴを設ける。したがって、
当業者は、必要なだけの段数を設ける。しかし、工程を
長くしないように、非平面回路の製造に不可欠な他のレ
ベルと共同して段の形成を行うことが好ましい。

その製造中、第１導電性線路り、は、それが相互接続領
域Ｒ３において、例えば、第１パーツＰ１のカテゴリー
に分類される適当な少なくとも一つの横寸法Ｗｌを有す
る幅を狭めたパーツ又は付加部Ｐ１−２１３（第５図参
照）をそなえる設計により形成される。

この導電線路Ｌ１は、相互接続線路を形成するのに集積
回路技術で従来用いられる任意の材料でつくることがで
きる。この材料は、当業者に知られる従来の方法により
マスクの開口に堆積することができる。

方法のこの段階において、上記段階Ｂに言及することに
なる。しかし、パーツＰ、に言及する時は、常に同じ特
性を有するパーツＰ、−８とＰ、−２も含まれる。

他方、方法を実施する場合、一般に、また非平面回路の
場合特に第１誘電体層Ｄ１の平面化、したがってデバイ
ス全体の平面化をもたらす変化が好ましい。

したがって、この方法に従って、上の金属層１５により
、パーツＰ１又はＰＩ−１又はＰ、−２の間に、それぞ
れ有利な領域として選ばれた相互接続領域Ｒ１＋Ｒ２及
びＲ３において相互接続１．２を形成することができる
。更に、残存誘電体層Ｌ１の表面は平面でありうるので
、その表面で１ｍ１１．５と共に相互接続線路以外の任
意の種類のパターンを、この発明に従う方法を数回繰り
返すことができる仕方で形成することができる。

【図面の簡単な説明】

第１ａ図ないし第１ｄ図は、第１パターンが同一平面の
パーツＰ、及びＲ２よりなる場合における、この発明に
従う方法の第１段階を示す断面略図、第２ａ図及び第２
ｂ図は、第１パターンが同一平面のパーツＰ、及びＲ２
よりなる場合の第１変化におけるこの方法の次の段階を
示す断面略図、第３ａ図及び第３ｂ図は、第１パターン
が同一平面のパーツＰ１及びＲ２よりなる場合の第２変
化におけるこの方法の次の段階を示す断面略図、第４ａ
図及び第４ｂ図は、この発明の第２変化に到る段階にお
いて使用する層の高さを示す断面略図、第４ｃ図は、パ
ーツＰ１の全表面を方法のこの段階で露出することがで
きることを示す第４ｂ図の平面図、 第５ａ図は、この発明に従う方法によって得られた回路
の第ルベルに配置された第１パーツＰ、と、第ルベルよ
り低い回路の第２レベルに配置された第３パーツＰ３と
の間の相互接続の平面図、第５ｂ図は、第５ａ図で述べ
たような相互接続の他の例を示す断面略図、 第５ｃ図は、第５ａ図の１−１線断面図、第６ａ図及び
第６ｂ図は、この発明に従う方法によって得られた集積
回路の種々のパーツ間の相互接続例を示す平面図である
。 １０・・・基板 １１・・・山 １２・・・パッド １５・・・金属層 ２１．３１・・・相互接続線路 ２１−１．３１−１・・・幅を狭めたパーツ又は付加部
１２１　、１２２・・・電極 １２１−１．１２２−１・・・幅を狭めたパーツ又は付
加部１２３、１２４．１２５・・・相互接続線路Ｄ・・
・ドレイン電極 Ｄｒ、Ｄｔ・・・第鳳第２誘電体層 Ｇ・・・ゲート Ｈｄ・・・第１誘電体層の厚さ Ｈｌ、ｌ・・・第１パーツＰ＋の高さ ＩＩＲ・・・エツチング後の誘電体Ｌ１の残存厚さり、
・・・第１導電性線路　　Ｌｘ・・・第２パターンＮｌ
＋ＮＺ・・・第１．第２レベル Ｐｒ−Ｐｚ、Ｐｚ・”第１．第２．第３パーツＰ　Ｉ　
−１＋　Ｐ　Ｉ　−２・・・幅を狭めたパーツ又は付加
部Ｒ＋、Ｒｚ、Ｒｚ・・・第１．第２．第３相互接続領
域Ｓ、・・・ソース電極　　　　ＳＴ・・・段１・・・
第１パーツＰ１の横寸法 ６・・・第２パーツＰ２の横寸法

Claims (1)

1. 【特許請求の範囲】 １、ａ／少なくとも一つの、小さい値の寸法Ｗ＿１を有
   する第１パーツＰ＿１並びにいっそう大きい寸法及び第
   １パーツＰ＿１の上面とほとんど同一平面にある上面を
   有するいわゆる第２パーツＰ＿２をそなえるいわゆる第
   １導電性パターンを基板上に形成すること； ｂ／前記第２パーツＰ＿２上より小さい厚さを前記第１
   パーツＰ＿１上で有する誘電体材料を堆積すること； ｃ／誘電体材料をエッチングし、この段階 をいわゆる第１相互接続領域Ｒ＿１における前記第１パ
   ーツＰ＿１の上面の出現によって停止することの段階を
   そなえる集積回路の製造において、誘電体材料の堆積が
   均一で第１パーツＰ＿１の高さＨ＿ｍにほぼ等しいかこ
   れより大きい厚さＨ＿ｄでデバイスを覆う第１誘電体層
   Ｄ＿１の堆積に続く第２パーツＰ＿２上より小さい厚さ
   を第１パーツＰ＿１上で有する第２誘電体層Ｄ＿２の堆
   積よりなること並びに誘電体材料のエッチングが第１パ
   ーツＰ＿１上の第１誘電体層Ｄ＿１の上面の出現によっ
   て停止する第１段階及び第１誘電体層Ｄ＿１を第２誘電
   体層Ｄ＿２のエッチング速度より高いかこれに等しい速
   度でエッチングする第２段階よりなることを特徴とする
   集積回路の製造方法。 ２、第１導電性パターンの形成がＷ＿１にほぼ等しい寸
   法と前記第１パーツＰ＿１の上面とほぼ同一平面にある
   上面とを少なくとも有し、第１パーツＰ＿１とほぼ同じ
   ような、幅を狭めたパーツ又は付加部Ｐ＿１＿−＿１を
   いわゆる第２相互接続領域Ｒ＿２においてそなえる第２
   パーツＰ＿２の形成を含む請求項１記載の方法。 ３、第１導電性パターンの形成が任意の寸法と第１パー
   ツＰ＿１の上面のレベルより低いレベルにある上面とを
   有するいわゆる第３パーツＰ＿３の形成並びに一方では
   第３パーツＰ＿３とのいわゆる接触帯域を有し、他方で
   はいわゆる第３相互接続領域Ｒ＿３において少なくとも
   一つの、Ｗ＿１にほぼ等しい寸法と前記第１パーツＰ＿
   １の上面とほぼ同一平面にある上面を有し、第１パーツ
   Ｐ＿１とほぼ同じような、幅を狭めたパーツ又は付加部
   Ｐ＿１＿−＿２を有する導電性線路Ｌ＿１の形成を含む
   請求項１又は請求項２記載の方法。 ４、基板中前記接触帯域と第３相互接続領域Ｒ＿３の間
   に一つ又は若干の段をそなえる異なるレベルでのパーツ
   の形成及び段をそなえる異なるレベルにあるパーツを辿
   ることにより接触帯域をそれぞれの相互接続領域Ｒ＿３
   と接続する導電性線路Ｌ＿１の形成をそなえる請求項３
   記載の方法。 ５、第１誘電体層Ｄ＿１の厚さＨ＿ｄを第１パーツＰ＿
   １の高さＨ＿ｍと第２誘電体層Ｄ＿２の前記第１及び第
   ２厚さの間の差Ｈ＿ｉとの関数として条件Ｈ＿ｄ＝Ｈ＿
   ｍ＾２（Ｈ＿ｍ−Ｈ＿ｉ）＾−＾１を満たすように選び
   、かつ第２エッチング段階における第１誘電体層Ｄ＿１
   のエッチング速度対第２誘電体層Ｄ＿２のエッチング速
   度の比Ｓを条件： Ｓ＝（Ｈ＿ｄ−Ｈ＿ｍ）Ｈ＿ｉ＾−＾１＞１を満たすよ
   うに選ぶ請求項１ないし請求項４のいずれか一つの項に
   記載の方法。 ６、第１パーツＰ＿１又はＰ＿１＿−＿１、Ｐ＿１＿−
   ＿２の小さい寸法Ｗ＿１を条件： Ｗ＿１≦Ｗ＿２／２ （式中Ｗ＿２は前記第２パーツＰ＿２の寸法中最小のも
   のである） を満たすように選ぶ請求項１ないし請求項５のいずれか
   一つの項に記載の方法。 ７、第１パーツＰ＿１又はこれとほぼ同じようなパーツ
   Ｐ＿１＿−＿１及びＰ＿１＿−＿２の表面の出現後、ｄ
   ／前記第１パターンの若干の相互接続の ために相互接続領域Ｒ＿１、Ｒ＿２、Ｒ＿３においてパ
   ーツＰ＿１、Ｐ＿１＿−＿１、Ｐ＿１＿−＿２との接触
   帯域を有するいわゆる第２導電性パターンの形成を含む
   請求項１ないし請求項６のいずれか一つの項に記載の方
   法。 ８、第１層Ｄ＿１の誘電体を均一に堆積する材料、例え
   ばシリカ（ＳｉＯ＿２）又は窒化ケイ素（Ｓｉ＿３Ｎ＿
   ４）の中から選び、第２層Ｄ＿２の誘電体を流体形で堆
   積する材料、例えばポリイミド又はホトレジストの中か
   ら選ぶ請求項１ないし請求項７のいずれか一つの項に記
   載の方法。 ９、上記段階を数回繰り返す請求項７又は請求項８記載
   の方法。 １０、第１パーツＰ＿１がミクロンパターン、例えば電
   界効果トランジスタのゲート又はバイポーラトランジス
   タのエミッタであり、第２パーツＰ＿２が能動素子の電
   極又は相互接続線路であり、第３パーツＰ＿３が能動非
   平面素子の電極、例えばバイポーラトランジスタのベー
   ス又はコレクタである請求項１ないし請求項９のいずれ
   か一つの項に記載の方法。