JPH02194549A - 外部方向にアークしたダイキャビテイーを具備する半導体デバイス用パッケージ - Google Patents
外部方向にアークしたダイキャビテイーを具備する半導体デバイス用パッケージInfo
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- JPH02194549A JPH02194549A JP1301798A JP30179889A JPH02194549A JP H02194549 A JPH02194549 A JP H02194549A JP 1301798 A JP1301798 A JP 1301798A JP 30179889 A JP30179889 A JP 30179889A JP H02194549 A JPH02194549 A JP H02194549A
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- JP
- Japan
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- die cavity
- package
- die
- semiconductor device
- cavity
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
- H10W70/68—Shapes or dispositions thereof
Landscapes
- Die Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Moulds For Moulding Plastics Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は一般的には半導体パッケージに関し、さらに具
体的には、外部方向にアークしたダイキャビティー（ｏ
ｕｔｗａｒｄｌｙ ａｒｃｅｄ ｄｉｅ ｃａｖｉｔｙ
）を具備する半導体デバイス用パッケージ。
体的には、外部方向にアークしたダイキャビティー（ｏ
ｕｔｗａｒｄｌｙ ａｒｃｅｄ ｄｉｅ ｃａｖｉｔｙ
）を具備する半導体デバイス用パッケージ。
半導体パッケージのアセンブリ（組立工程）においてし
ばしば遭遇する問題点はダイ接着（取り付け）用材料が
ダイキャビティーから流出しかつボンディングパッド及
び結合ポスト（ｂｏｎｄ ｐｏｓ［ｓ）上へ流れ出す場
合において発生する。この問題点はワイヤ結合性能に大
きな影響を与え、達成可能な歩留りを低下させるちとと
なる。この問題点を改善するための先行技術における試
みは、完全に問題点すべてを取り除いたわけでもなく、
またしばしば実行することが難しいけれども、多少なり
とも成功してきている。
ばしば遭遇する問題点はダイ接着（取り付け）用材料が
ダイキャビティーから流出しかつボンディングパッド及
び結合ポスト（ｂｏｎｄ ｐｏｓ［ｓ）上へ流れ出す場
合において発生する。この問題点はワイヤ結合性能に大
きな影響を与え、達成可能な歩留りを低下させるちとと
なる。この問題点を改善するための先行技術における試
みは、完全に問題点すべてを取り除いたわけでもなく、
またしばしば実行することが難しいけれども、多少なり
とも成功してきている。
先行技術におけるこの問題点の解決方法は、ダイキャビ
ティー内にモート（ｍｏａ．ｔ）溝を形成することを含
んでいる。過剰なダイ接着材料（＋ｊｉｅ ａｔｔａｃ
−ｈ ｍａｔｅｒｉａｌ）は、それがキャビテイー側壁
或いは半導体ダイの側面を流れ上昇する（ｆｌｏｗ ｕ
ｐ）以前にモート溝内に流れ込むようになっている。こ
の型のモート（ｍｏａｔ）溝を用いることは、そのモー
ト溝が製造プロセスにおける重大な変動分を含まずに形
成できる他の一体成型パッケージはもちろんのこと、圧
接型セラミックパッケージにおいても成功裡に使用され
ている。しかしながら、積層型多層セラミックパッケー
ジにおいてはモート（ｍｏａｔ）溝を形成することは極
めて稚しい。この型のパッケージにおいてモート（ｍｏ
ａｔ）溝を形成することは、望ましいパッケージ許容度
（ｐａｃｋａｇｅ ｔｏｌｅｒａｎ−６・８）を維持で
きるたｈ置×された付加的な追加のセラミック層を用い
ることが最も必要となるであろう。このことは積層型多
層セラミックパッケージを製造する一Ｌでの困難さと製
造コストにおける重大なる増大を引き起こすであろう。
ティー内にモート（ｍｏａ．ｔ）溝を形成することを含
んでいる。過剰なダイ接着材料（＋ｊｉｅ ａｔｔａｃ
−ｈ ｍａｔｅｒｉａｌ）は、それがキャビテイー側壁
或いは半導体ダイの側面を流れ上昇する（ｆｌｏｗ ｕ
ｐ）以前にモート溝内に流れ込むようになっている。こ
の型のモート（ｍｏａｔ）溝を用いることは、そのモー
ト溝が製造プロセスにおける重大な変動分を含まずに形
成できる他の一体成型パッケージはもちろんのこと、圧
接型セラミックパッケージにおいても成功裡に使用され
ている。しかしながら、積層型多層セラミックパッケー
ジにおいてはモート（ｍｏａｔ）溝を形成することは極
めて稚しい。この型のパッケージにおいてモート（ｍｏ
ａｔ）溝を形成することは、望ましいパッケージ許容度
（ｐａｃｋａｇｅ ｔｏｌｅｒａｎ−６・８）を維持で
きるたｈ置×された付加的な追加のセラミック層を用い
ることが最も必要となるであろう。このことは積層型多
層セラミックパッケージを製造する一Ｌでの困難さと製
造コストにおける重大なる増大を引き起こすであろう。
ダイ接着材料のオーバーフローの問題点（ｏｖｅｒｆｌ
ｏｗ ｐｒｏｂｌｅ＋ｎ）を解決するための別の先行技
術としての方法は、ダイキャビティーのサイズ（大きさ
）を拡大することに帰着していた。この解決方法はダイ
接着材料のオーバーフローの問題点を解決するのに役立
っているけれども、ダイキャビティーのサイズ（大きさ
）を拡大することによって背負い込む数多くのロジステ
イカルな（記号論理学上の）問題点が存在している。第
１に、拡大されたダイキャビティーは付加的な追加のス
ペースを必要とし、そしてそれ故にパッケージの必要な
内部寸法（ｒｅｑｕｉｒｅｄ １ｎｔｅｒｎａｌ ｄｉ
ｍｅｎｓｉｏｎｓ）を維持するためにはより大きな半導
体パッケージが必要となるということである。第２に、
キャビティーの周囲に隣接して配置される半導体ダイと
結合ボストとの間により大きなスペースが存在し、それ
によってボンディングワイヤの長さが増加し、ｔＨｉＫ
の危険にさらされて信頼性が低下するということである
。
ｏｗ ｐｒｏｂｌｅ＋ｎ）を解決するための別の先行技
術としての方法は、ダイキャビティーのサイズ（大きさ
）を拡大することに帰着していた。この解決方法はダイ
接着材料のオーバーフローの問題点を解決するのに役立
っているけれども、ダイキャビティーのサイズ（大きさ
）を拡大することによって背負い込む数多くのロジステ
イカルな（記号論理学上の）問題点が存在している。第
１に、拡大されたダイキャビティーは付加的な追加のス
ペースを必要とし、そしてそれ故にパッケージの必要な
内部寸法（ｒｅｑｕｉｒｅｄ １ｎｔｅｒｎａｌ ｄｉ
ｍｅｎｓｉｏｎｓ）を維持するためにはより大きな半導
体パッケージが必要となるということである。第２に、
キャビティーの周囲に隣接して配置される半導体ダイと
結合ボストとの間により大きなスペースが存在し、それ
によってボンディングワイヤの長さが増加し、ｔＨｉＫ
の危険にさらされて信頼性が低下するということである
。
発明の要約
〔発明が解決しようとする課題〕
従って、本発明の目的の１つはダイ接着材料のオーバー
フローの問題点を低減化する外部方向にアークしたダイ
キャビティー（ｏｕｔｗａｒｄｌｙ ａｒｃｅｄ ｄ−
ｉｅ ｃａｖｉｔｙ）を具備する半導体デバイス用パッ
ケージを提供することである。
フローの問題点を低減化する外部方向にアークしたダイ
キャビティー（ｏｕｔｗａｒｄｌｙ ａｒｃｅｄ ｄ−
ｉｅ ｃａｖｉｔｙ）を具備する半導体デバイス用パッ
ケージを提供することである。
本発明の別の目的の１つは、単一・及び多層セラミック
パッケージの両方において容易に用いることができる外
部方向にアークしたダイキャビティーを具備する半導体
デバイス用パッケージを提供することである。
パッケージの両方において容易に用いることができる外
部方向にアークしたダイキャビティーを具備する半導体
デバイス用パッケージを提供することである。
さらに付加的な本発明の目的の１つは極少の領域スペー
ス量を必要とする外部方向にアークしたダイキャビティ
ーを具備する半導体デバイス用パッケージを提供するこ
とである。
ス量を必要とする外部方向にアークしたダイキャビティ
ーを具備する半導体デバイス用パッケージを提供するこ
とである。
前述の及び他の目的及び利点は１つの実施例によって本
発明において達成されている。即ち、その１部分として
、複数の側面を具備するダイキャビティーを利用してお
り、かつ各々の側面はダイキャビティーの中心から外部
方向にアークしている。この構成は、ダイ接着材料のオ
ーバーフローによる不良品の数を低減化しており、一方
、必要最小歌のダイキャビティーのサイズ（大きさ）を
減少化している。
発明において達成されている。即ち、その１部分として
、複数の側面を具備するダイキャビティーを利用してお
り、かつ各々の側面はダイキャビティーの中心から外部
方向にアークしている。この構成は、ダイ接着材料のオ
ーバーフローによる不良品の数を低減化しており、一方
、必要最小歌のダイキャビティーのサイズ（大きさ）を
減少化している。
本発明のより完全なる理解は添付された図面とともに以
下の詳細なる記載を考察することによって達成できるで
あろう。
下の詳細なる記載を考察することによって達成できるで
あろう。
第１図は露出されたそのダイキャビティー１２を具備す
る半導体パッケージｌＯの拡大された透視図を図示して
おり、一方、第２図は半導体パ、ンケージＩＯのダイキ
ャビティー１２の非常に太き（拡大された上部表面図を
図示している。半導体パッケージ１０はその中にダイキ
ャビティー１２を具備する基体１４を含んでいる。この
実施例において、半導体パッケージ１００基体１４はセ
ラミックで構成されている。もちろん基体１４は当業技
術においてよく知られ←た数多くの他の材料によって形
成されていてもよいことは当然である。セラミック基体
Ｉ４は一体成型された圧接型セラミックであってもよい
し、或いは複数のセラミック層が積層化されていてもよ
い。
る半導体パッケージｌＯの拡大された透視図を図示して
おり、一方、第２図は半導体パ、ンケージＩＯのダイキ
ャビティー１２の非常に太き（拡大された上部表面図を
図示している。半導体パッケージ１０はその中にダイキ
ャビティー１２を具備する基体１４を含んでいる。この
実施例において、半導体パッケージ１００基体１４はセ
ラミックで構成されている。もちろん基体１４は当業技
術においてよく知られ←た数多くの他の材料によって形
成されていてもよいことは当然である。セラミック基体
Ｉ４は一体成型された圧接型セラミックであってもよい
し、或いは複数のセラミック層が積層化されていてもよ
い。
ダイキャビティー１２は固有の構成を有しており、４つ
の側面１６を具備している。複数の角部（コーナー）１
８はダイキャビティー１２の各側面１６の間に存在して
いる。角部（コーナー）１８は９０度よりも大きな角度
或いは半径に入る範囲によって定義されている。ダイキ
ャビティー１２の各側面１６はダイキャビティー１２の
中心２０から外部方向にアークしている、っ 半導体ダイ２２はダイキャビティー１２内に配置されて
いる。、数多くのよ（知られたダイ接合材を手の内の１
つが半導体３ダイ２２をダイキャビティー１２へ結合す
るために用いられている。ダイキャビティー１２の固有
の構成は、相対的に小型であることを維持するために必
要な股小量の寸法のダイキャビティーサイズを許容して
おり、一方ダイ接着材料が半導体ダイ２２の結合バンド
（ｂｏｎｄｐａｄｓ） Ｊ−或いは結合ポスト（ｂｏｎ
ｄ ｐｏｓｔｓ）２４ ヘ流出することを禁止している
。図示されるように、この（パッケージの）構成によっ
て、過剰なるダイ接台材料が最初に凹み（ｒｅｃｅｓｓ
ｅｓ）２８へ流入し、このことによっていかなる障害も
引き起こされないということが与えられている１３ 結合ポスｔ・（ｂｏｎｄ ｐｏｓｔｓ）２４はダイキャ
ビティーの近傍に配置されていて、かつ同一構成で配列
されている（ａｒｒａｎｇｅｄ ｉｎ ｔｈｅ ｓａｍ
ｅ ｃｏｎｆｉｇｕｒａｔｉ。
の側面１６を具備している。複数の角部（コーナー）１
８はダイキャビティー１２の各側面１６の間に存在して
いる。角部（コーナー）１８は９０度よりも大きな角度
或いは半径に入る範囲によって定義されている。ダイキ
ャビティー１２の各側面１６はダイキャビティー１２の
中心２０から外部方向にアークしている、っ 半導体ダイ２２はダイキャビティー１２内に配置されて
いる。、数多くのよ（知られたダイ接合材を手の内の１
つが半導体３ダイ２２をダイキャビティー１２へ結合す
るために用いられている。ダイキャビティー１２の固有
の構成は、相対的に小型であることを維持するために必
要な股小量の寸法のダイキャビティーサイズを許容して
おり、一方ダイ接着材料が半導体ダイ２２の結合バンド
（ｂｏｎｄｐａｄｓ） Ｊ−或いは結合ポスト（ｂｏｎ
ｄ ｐｏｓｔｓ）２４ ヘ流出することを禁止している
。図示されるように、この（パッケージの）構成によっ
て、過剰なるダイ接台材料が最初に凹み（ｒｅｃｅｓｓ
ｅｓ）２８へ流入し、このことによっていかなる障害も
引き起こされないということが与えられている１３ 結合ポスｔ・（ｂｏｎｄ ｐｏｓｔｓ）２４はダイキャ
ビティーの近傍に配置されていて、かつ同一構成で配列
されている（ａｒｒａｎｇｅｄ ｉｎ ｔｈｅ ｓａｍ
ｅ ｃｏｎｆｉｇｕｒａｔｉ。
口）、、結合ポスト２４の構成はダイキャビティー１２
の近傍に増大された数の結合ポスト（ｂｏｎｄ ｐｏｓ
ｔｓ）２．１の配置を与え、しかもまた全体を通してよ
り一様、均一な大きさを有することを結合ボスト２４に
対して与えている。半導体ダイ２２は結合（ボンド）ポ
スト２４に対して選択的にワイヤ結合（ボンド）されて
おり、従って、１つの電気的な信号は、゛ト導体パッケ
ージＩＯの基体１１から延長してつき出しているリード
２６へリレー（ｒｅｌａｙｅｄ ）されていてもよい。
の近傍に増大された数の結合ポスト（ｂｏｎｄ ｐｏｓ
ｔｓ）２．１の配置を与え、しかもまた全体を通してよ
り一様、均一な大きさを有することを結合ボスト２４に
対して与えている。半導体ダイ２２は結合（ボンド）ポ
スト２４に対して選択的にワイヤ結合（ボンド）されて
おり、従って、１つの電気的な信号は、゛ト導体パッケ
ージＩＯの基体１１から延長してつき出しているリード
２６へリレー（ｒｅｌａｙｅｄ ）されていてもよい。
第１図は露出されたダイキャビティーを具備する半導体
パッケージの拡大された透視図を図示しており、 第２図は半導体パッケージの外部方向にアークしたダイ
キャビティーの非常に拡大された」二部表面図である。 １０・・・半導体パッケージ、１２・・・ダイキャビテ
ィー、ｌ、１・・・セラミック基体、Ｉ６・・・・１つ
の側面、１８・・・角部（コーナー）、２０・・・中心
、２２・・・半導体ダイ、２４・・結合（ボンド）ポス
ト（ｂｏｎｄ ｐｏｓｔｓ）、２６ ・−・リード、２
８・・・凹み（ｒｅｃｅｓｓ）
パッケージの拡大された透視図を図示しており、 第２図は半導体パッケージの外部方向にアークしたダイ
キャビティーの非常に拡大された」二部表面図である。 １０・・・半導体パッケージ、１２・・・ダイキャビテ
ィー、ｌ、１・・・セラミック基体、Ｉ６・・・・１つ
の側面、１８・・・角部（コーナー）、２０・・・中心
、２２・・・半導体ダイ、２４・・結合（ボンド）ポス
ト（ｂｏｎｄ ｐｏｓｔｓ）、２６ ・−・リード、２
８・・・凹み（ｒｅｃｅｓｓ）
Claims (11)
- （１）複数の側面を具備し、前記複数の側面の各々はダ
イキャビティーの中心から外部方向にアークしている（
ｏｕｔｗａｒｄｌｙａｒｃｅｄ）ことを特徴とする、外
部方向にアークしたダイキャビティーを具備する半導体
デバイス用パッケージ。 - （２）ダイキャビティーは４つの側面と前記４つの側面
の各々の間のコーナー（角部）を含み、前記コーナーの
各々は９０度よりも大きな角度或いは半径に入る範囲に
よって定義されることを特徴とする前記請求項１記載の
外部方向にアークしたダイキャビティーを具備する半導
体デバイス用パッケージ。 - （３）ダイキャビティーと同じ構成で配置された複数の
結合ポスト（ｂｏｎｄｐｏｓｔ）をさらに含むことを特
徴とする前記請求項１記載の外部方向にアークしたダイ
キャビティーを具備する半導体デバイス用パッケージ。 - （４）前記パッケージはセラミックで形成されることを
特徴とする前記請求項１記載の外部方向にアークしたダ
イキャビティーを具備する半導体デバイス用パッケージ
。 - （５）前記パッケージは多層パッケージ（ｍｕｌｔｉｌ
ａｙｅｒｐａｃｋａｇｅ）であることを特徴とする前記
請求項４記載の外部方向にアークしたダイキャビティー
を具備する半導体デバイス用パッケージ。 - （６）基体（ｂｏｄｙ）と、 前記基体内に配置されたダイキャビティーであって、前
記ダイキャビティーは複数の側面を具備し、前記複数の
側面の内の各々は前記ダイキャビティーの中心から外部
方向にアークしていることを特徴とする、ダイキャビテ
ィーと、 前記ダイキャビティーの近傍に配置されかつ前記ダイキ
ャビティーと同じ構成で配列された複数の結合ポスト（
ｂｏｎｄｐｏｓｔｓ）と、 前記ダイキャビティー内に配置されかつ前記複数のダイ
結合ポスト（ｂｏｎｄｐｏｓｔｓ）へ選択的にワイヤ結
合される半導体ダイと、 前記基体からつき出していて、前記複数の結合ポストへ
電気的に結合されている複数のリードとから構成される
ことを特徴とする集積回路パッケージとしての外部方向
にアークしたダイキャビティーを具備する半導体デバイ
ス用パッケージ。 - （７）ダイキャビティーは４つの側面と、９０度よりも
大きな角度或いは半径に入る範囲によって定義される前
記４つの側面の各々の間のコーナー（角部）を含むこと
を特徴とする前記請求項６記載の集積回路パッケージと
しての外部方向にアークしたダイキャビティーを具備す
る半導体デバイス用パッケージ。 - （８）基体がセラミックで形成されることを特徴とする
前記請求項６記載の集積回路パッケージとしての外部方
向にアークしたダイキャビティーを具備する半導体デバ
イス用パッケージ。 - （９）基体が複数の層から形成されることを特徴とする
前記請求項８記載の集積回路パッケージとしての外部方
向にアークしたダイキャビティーを具備する半導体デバ
イス用パッケージ。 - （１０）積層型多層セラミック基体と、 前記基体内に配置されたダイキャビティーであって、前
記ダイキャビティーは複数の側面を具備し、前記複数の
側面の各々は前記ダイキャビティーの中心から外部方向
にアークしている、ダイキャビティーと、 前記ダイキャビティーに隣接して配置され、前記ダイキ
ャビティーと同じ構成で配列された複数の結合ポスト（
ｂｏｎｄｐｏｓｔｓ）と、 前記ダイキャビティー内に配置され、前記複数のダイ結
合ポスト（ｄｉｅｂｏｎｄｐｏｓｔｓ）へ選択的にワイ
ヤボンド結合される半導体ダイと、 前記基体から延長してつき出していて、前記複数の結合
ポスト（ｂｏｎｄｐｏｓｔ）へ電気的に結合されている
複数のリードとから構成されることを特徴とする集積回
路パッケージとしての外部方向にアークしたダイキャビ
ティーを具備する半導体デバイス用パッケージ。 - （１１）ダイキャビティーは４つの側面と、９０度より
も大きな角度或いは半径に入る範囲によって定義された
前記４つの側面の各々の角部（コーナー）とを含むこと
を特徴とする前記請求項１０記載の集積回路パッケージ
としての外部方向にアークしたダイキャビティーを具備
する半導体デバイス用パッケージ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/286,676 US4918512A (en) | 1988-12-19 | 1988-12-19 | Semiconductor package having an outwardly arced die cavity |
| US286,676 | 1988-12-19 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02194549A true JPH02194549A (ja) | 1990-08-01 |
Family
ID=23099670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1301798A Pending JPH02194549A (ja) | 1988-12-19 | 1989-11-20 | 外部方向にアークしたダイキャビテイーを具備する半導体デバイス用パッケージ |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4918512A (ja) |
| EP (1) | EP0375217B1 (ja) |
| JP (1) | JPH02194549A (ja) |
| KR (1) | KR0145079B1 (ja) |
| DE (1) | DE68912548T2 (ja) |
| MY (1) | MY104244A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5245214A (en) * | 1991-06-06 | 1993-09-14 | Northern Telecom Limited | Method of designing a leadframe and a leadframe created thereby |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3864820A (en) * | 1971-01-04 | 1975-02-11 | Gte Sylvania Inc | Fabrication Packages Suitable for Integrated Circuits |
| JPS6272133A (ja) * | 1985-09-25 | 1987-04-02 | Matsushita Electric Works Ltd | チツプキヤリア |
| GB2195825B (en) * | 1986-09-22 | 1990-01-10 | Motorola Inc | Integrated circuit package |
| JPS63221653A (ja) * | 1987-03-10 | 1988-09-14 | Sumitomo Electric Ind Ltd | Ｉｃパツケ−ジ |
-
1988
- 1988-12-19 US US07/286,676 patent/US4918512A/en not_active Expired - Lifetime
-
1989
- 1989-10-19 MY MYPI89001441A patent/MY104244A/en unknown
- 1989-11-20 JP JP1301798A patent/JPH02194549A/ja active Pending
- 1989-12-07 EP EP89312794A patent/EP0375217B1/en not_active Expired - Lifetime
- 1989-12-07 DE DE68912548T patent/DE68912548T2/de not_active Expired - Fee Related
- 1989-12-15 KR KR1019890018629A patent/KR0145079B1/ko not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR0145079B1 (ko) | 1998-07-01 |
| KR900010971A (ko) | 1990-07-11 |
| DE68912548T2 (de) | 1994-05-19 |
| DE68912548D1 (de) | 1994-03-03 |
| EP0375217A1 (en) | 1990-06-27 |
| MY104244A (en) | 1994-02-28 |
| US4918512A (en) | 1990-04-17 |
| EP0375217B1 (en) | 1994-01-19 |
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