JPH0219499B2 - - Google Patents
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- JPH0219499B2 JPH0219499B2 JP58164565A JP16456583A JPH0219499B2 JP H0219499 B2 JPH0219499 B2 JP H0219499B2 JP 58164565 A JP58164565 A JP 58164565A JP 16456583 A JP16456583 A JP 16456583A JP H0219499 B2 JPH0219499 B2 JP H0219499B2
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- JP
- Japan
- Prior art keywords
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- data
- transmitting
- chain
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- Prior art date
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】
発明の技術分野
本発明はデータ処理方式、特にチヤネルに接続
され、送受信バツフアを備え、そして複数のデバ
イスの制御を行なう制御装置におけるデータ処理
方式に関する。
され、送受信バツフアを備え、そして複数のデバ
イスの制御を行なう制御装置におけるデータ処理
方式に関する。
従来技術と問題点
従来上記種類の制御装置は、接続されるデバイ
スの最大データ処理量に合せて送受信バツフアを
定義しているが、大容量表示デイスプレイやイメ
ージデイスプレイなどデータ処理量が多大なデバ
イスと、データ処理量はそれ程多くない平均的デ
バイスが混在して接続される制御装置（マルチコ
ントローラ）では、送受信バツフアのサイズが一
定であると各所に制限事項が発生し、システム設
計上柔軟性に欠けるという問題がある。
スの最大データ処理量に合せて送受信バツフアを
定義しているが、大容量表示デイスプレイやイメ
ージデイスプレイなどデータ処理量が多大なデバ
イスと、データ処理量はそれ程多くない平均的デ
バイスが混在して接続される制御装置（マルチコ
ントローラ）では、送受信バツフアのサイズが一
定であると各所に制限事項が発生し、システム設
計上柔軟性に欠けるという問題がある。
またチヤネル接続におけるデータ転送は制御装
置とデバイス間のデータ転送より遥かに速いのが
普通で、このため送受信バツフアを設けてデータ
を蓄積し一括転送することになるが、送受信バツ
フアが１個だけであると転送できる量が制限され
る。
置とデバイス間のデータ転送より遥かに速いのが
普通で、このため送受信バツフアを設けてデータ
を蓄積し一括転送することになるが、送受信バツ
フアが１個だけであると転送できる量が制限され
る。
発明の目的
本発明は、比較的小容量の送受信バツフアで大
量のデータの送受信ができる、特にマルチコント
ローラに適当なデータ処理方式を提供しようとす
るものである。
量のデータの送受信ができる、特にマルチコント
ローラに適当なデータ処理方式を提供しようとす
るものである。
発明の構成
本発明はチヤネルとデータ処理量が異なる複数
のデバイスとの間に接続され、送受信バツフアを
備えた制御装置におけるデータ処理方式におい
て、前記各デバイスが共通に使用するメモリ上に
定義して該送受信バツフアを複数個生成し、その
未使用のもので各デバイスが共用する空きバツフ
アチエーンをまた使用中のもので各デバイス別使
用中バツフアチエーンを構成し、データ受信量が
使用中のバツフアの容量を越えるとき信号を発生
して、空きバツフアチエーンより空きバツフアを
１個切出してそれを該使用中バツフアの後にリン
クさせて受信を継続し、データ送信時には、使用
中バツフアが空になるとき信号を発生して、該使
用中バツフアからそれにリンクしている後続バツ
フアに切換えて該バツフアよりデータ送出を継続
させ、空になつた該使用中バツフアは空きバツフ
アチエーンへ戻すことを特徴とするが、次に図面
を参照しながらこれを詳細に説明する。
のデバイスとの間に接続され、送受信バツフアを
備えた制御装置におけるデータ処理方式におい
て、前記各デバイスが共通に使用するメモリ上に
定義して該送受信バツフアを複数個生成し、その
未使用のもので各デバイスが共用する空きバツフ
アチエーンをまた使用中のもので各デバイス別使
用中バツフアチエーンを構成し、データ受信量が
使用中のバツフアの容量を越えるとき信号を発生
して、空きバツフアチエーンより空きバツフアを
１個切出してそれを該使用中バツフアの後にリン
クさせて受信を継続し、データ送信時には、使用
中バツフアが空になるとき信号を発生して、該使
用中バツフアからそれにリンクしている後続バツ
フアに切換えて該バツフアよりデータ送出を継続
させ、空になつた該使用中バツフアは空きバツフ
アチエーンへ戻すことを特徴とするが、次に図面
を参照しながらこれを詳細に説明する。
発明の実施例
第１図はデータ処理システムの構成図で１０は
ホストコンピユータでCPUはそのプロセツサ、
CHはチヤネルである。１２は制御装置（マルチ
コントローラ）でｎ個のデイスプレイ１４及びプ
リンタ１６などのデバイスが接続される。第２図
は制御装置１２の内部構成を示し、２０はインタ
フエイス制御回路、２２は主制御部、２４はデバ
イス制御部、２６，３０はDMA（Direct
Memory Access）制御部、２８はｎ個の送受信
バツフアである。インタフエイス制御回路２０は
チヤネルCHとのデータ転送などを制御し、主制
御部２２を起動する。デバイス制御部２４はデバ
イス１４，１６とのデータ送受信を制御する。
DMA制御回路２６はチヤネルCHとバツフア２
８間のデータ送受信を、またDMA制御回路３０
はデバイス１４，１６とバツフア２８間のデータ
送受信を制御する。
ホストコンピユータでCPUはそのプロセツサ、
CHはチヤネルである。１２は制御装置（マルチ
コントローラ）でｎ個のデイスプレイ１４及びプ
リンタ１６などのデバイスが接続される。第２図
は制御装置１２の内部構成を示し、２０はインタ
フエイス制御回路、２２は主制御部、２４はデバ
イス制御部、２６，３０はDMA（Direct
Memory Access）制御部、２８はｎ個の送受信
バツフアである。インタフエイス制御回路２０は
チヤネルCHとのデータ転送などを制御し、主制
御部２２を起動する。デバイス制御部２４はデバ
イス１４，１６とのデータ送受信を制御する。
DMA制御回路２６はチヤネルCHとバツフア２
８間のデータ送受信を、またDMA制御回路３０
はデバイス１４，１６とバツフア２８間のデータ
送受信を制御する。
送受信バツフア２８はプログラムその他を格納
するメモリ（RAM）の一部に定義して生成す
る。従来方法では１デバイス当り１バツフアなど
とするので、データ転送量が増大すると当該バツ
フアでは収容し切れない、それを防ぐべくバツフ
ア容量を充分大にするとメモリ容量を大きく食つ
てしまうなどの問題がある。そこで本発明では送
受信バツフアを随時チエーンさせることができる
同一サイズの複数個のバツフアとする。このバツ
フアサイズは処理データ量の少ないデバイスに合
せたものとしてもよく、本例では4KBとする。
第３図は送受信バツフアのリンクを示す。２８
ａ，２８ｂ，……は上記の各バツフアでａは空き
バツフアチエーン、ｂ，ｃは稼動中のかつバツフ
アを要するデバイスに対して生成された使用中バ
ツフアのチエーンである。３２，３４，３６はテ
ーブルで、これらのテーブルはチエーン先頭のバ
ツフアの先頭アドレスを示し、各バツフアはリン
クエリヤを有してこのエリヤに後続バツフアの先
頭アドレスが格納され、これらによりバツフアチ
エーンが形成される。
するメモリ（RAM）の一部に定義して生成す
る。従来方法では１デバイス当り１バツフアなど
とするので、データ転送量が増大すると当該バツ
フアでは収容し切れない、それを防ぐべくバツフ
ア容量を充分大にするとメモリ容量を大きく食つ
てしまうなどの問題がある。そこで本発明では送
受信バツフアを随時チエーンさせることができる
同一サイズの複数個のバツフアとする。このバツ
フアサイズは処理データ量の少ないデバイスに合
せたものとしてもよく、本例では4KBとする。
第３図は送受信バツフアのリンクを示す。２８
ａ，２８ｂ，……は上記の各バツフアでａは空き
バツフアチエーン、ｂ，ｃは稼動中のかつバツフ
アを要するデバイスに対して生成された使用中バ
ツフアのチエーンである。３２，３４，３６はテ
ーブルで、これらのテーブルはチエーン先頭のバ
ツフアの先頭アドレスを示し、各バツフアはリン
クエリヤを有してこのエリヤに後続バツフアの先
頭アドレスが格納され、これらによりバツフアチ
エーンが形成される。
第４図はチヤネルCHとバツフア２８間のデー
タ転送制御系の要部を示す。DMA制御回路２６
はメモリアドレスレジスタ４２、バイトカウント
レジスタ４６、及び該レジスタ４６の内容を逐次
＋１する回路４８を有する。Ｇ１，Ｇ２はアンド
ゲート、Ｇ３はオアゲート、Ｓ１は送信中にＨ
（ハイ）レベルになる信号、Ｓ２は受信中にＨレ
ベルになる信号、Ｓ３は１バイト受信でＨレベル
になる信号、Ｓ４はレジスタ４６の内容が０（フ
ルまたはエンプテイ）になるときＨレベルになる
信号である。次に受信データシーケンスを示す第
５図および送信データシーケンスを示す第６図を
参照しながら第４図の動作を説明する。
タ転送制御系の要部を示す。DMA制御回路２６
はメモリアドレスレジスタ４２、バイトカウント
レジスタ４６、及び該レジスタ４６の内容を逐次
＋１する回路４８を有する。Ｇ１，Ｇ２はアンド
ゲート、Ｇ３はオアゲート、Ｓ１は送信中にＨ
（ハイ）レベルになる信号、Ｓ２は受信中にＨレ
ベルになる信号、Ｓ３は１バイト受信でＨレベル
になる信号、Ｓ４はレジスタ４６の内容が０（フ
ルまたはエンプテイ）になるときＨレベルになる
信号である。次に受信データシーケンスを示す第
５図および送信データシーケンスを示す第６図を
参照しながら第４図の動作を説明する。
制御装置１２がチヤネルCHからデータを受信
する場合は第５図ａに示すように、データ準備可
能となつたとき先ずタグイン（TAG−IN）線を
通してチヤネルCHへサービスイン（データ要求
信号）SViを送り、これを受けてCPUはバスアウ
ト（BUS−OUT）にデータを１バイトのせかつ
タグアウト（TAG−OUT）線にサービスアウト
（データ修飾信号）SVoを返す。DMA制御回路
２６はインタフエイス制御回路２０及び主制御部
２２を通してこれを受取りバツフア２８ｊへ該デ
ータを格納する。このバツフアへのデータ格納ア
ドレスは主制御部２２がDMA制御回路のメモリ
アドレスレジスタ４２にセツトすることにより指
定される。DMA制御回路２６はデータを１個
（１バイト）取込むと再びタグイン線にサービス
インSViを上げ、タグアウト線にサービスアウト
SVoが出たらバスアウトの１バイトデータを取込
む。以下同様処理を繰り返し、データＤ１，Ｄ
２，……を逐次取込む。主制御部２２はまたレン
グス即ちバツフアに格納可能なデータ数、本例で
は4KBの補数をDMA制御回路のバイトカウント
レジスタ４６へ格納し、＋１回路４８はデータを
１個取込む毎にレジスタ４６の内容を＋１する。
する場合は第５図ａに示すように、データ準備可
能となつたとき先ずタグイン（TAG−IN）線を
通してチヤネルCHへサービスイン（データ要求
信号）SViを送り、これを受けてCPUはバスアウ
ト（BUS−OUT）にデータを１バイトのせかつ
タグアウト（TAG−OUT）線にサービスアウト
（データ修飾信号）SVoを返す。DMA制御回路
２６はインタフエイス制御回路２０及び主制御部
２２を通してこれを受取りバツフア２８ｊへ該デ
ータを格納する。このバツフアへのデータ格納ア
ドレスは主制御部２２がDMA制御回路のメモリ
アドレスレジスタ４２にセツトすることにより指
定される。DMA制御回路２６はデータを１個
（１バイト）取込むと再びタグイン線にサービス
インSViを上げ、タグアウト線にサービスアウト
SVoが出たらバスアウトの１バイトデータを取込
む。以下同様処理を繰り返し、データＤ１，Ｄ
２，……を逐次取込む。主制御部２２はまたレン
グス即ちバツフアに格納可能なデータ数、本例で
は4KBの補数をDMA制御回路のバイトカウント
レジスタ４６へ格納し、＋１回路４８はデータを
１個取込む毎にレジスタ４６の内容を＋１する。
受信（書込み）終了は、次のようにして行なわ
れる。即ちチヤネルCHで送出すべきデータがな
くなつた後の制御装置からのSViに対してチヤネ
ルCHはタグアウト線にCMO（ストツプ指示）を
のせ、制御装置はこれを受けるとDMAを終了
し、バスイン（BUS−IN）にデバイスステイタ
スバイトDSBとしてチヤネル終了符号CEをのせ、
かつタグイン線にストツプインSTiをのせる。チ
ヤネルよりDSBを受け取つたとしてサービスア
ウトSVoがくると主制御部２２へデータエンド
（データ受信終了）DEを指示してデータ転送を終
了する。主制御部２２はデータエンドDEを受け
とるデバイス制御部２４へ、受信したデータの入
つている送受信バツフア２８ｊメモリアドレス
と、受信データ長と、出力すべきデバイスの機番
を通知する。デバイス制御部２４はそれを受ける
とDMA制御回路３０を使用して該当デバイスへ
該データを出力する。
れる。即ちチヤネルCHで送出すべきデータがな
くなつた後の制御装置からのSViに対してチヤネ
ルCHはタグアウト線にCMO（ストツプ指示）を
のせ、制御装置はこれを受けるとDMAを終了
し、バスイン（BUS−IN）にデバイスステイタ
スバイトDSBとしてチヤネル終了符号CEをのせ、
かつタグイン線にストツプインSTiをのせる。チ
ヤネルよりDSBを受け取つたとしてサービスア
ウトSVoがくると主制御部２２へデータエンド
（データ受信終了）DEを指示してデータ転送を終
了する。主制御部２２はデータエンドDEを受け
とるデバイス制御部２４へ、受信したデータの入
つている送受信バツフア２８ｊメモリアドレス
と、受信データ長と、出力すべきデバイスの機番
を通知する。デバイス制御部２４はそれを受ける
とDMA制御回路３０を使用して該当デバイスへ
該データを出力する。
これらがチヤネルからデバイスまでの一連のデ
ータ転送（書込み）における処理であるが、こゝ
でもしチヤネルCHよりデータエンドDEがくる前
にバイトカウントレジスタ４６に指示した受信可
能バイト数が０になるともはやバツフアは一杯
で、以降のデータは受信不能となる。
ータ転送（書込み）における処理であるが、こゝ
でもしチヤネルCHよりデータエンドDEがくる前
にバイトカウントレジスタ４６に指示した受信可
能バイト数が０になるともはやバツフアは一杯
で、以降のデータは受信不能となる。
この問題に関し、従来方式では制御装置側の制
限により、その制限値以上のデータは送つてはい
けない、という規約を設けている。しかしデータ
を大量に表示／印刷できるデバイスの出現及びホ
ストコンピユータの大容量化の現在では、上記制
限値を大きくせざるを得なくなつてきている。本
発明はバツフアサイズは従来と同程度またはそれ
以下でも、大容量のデータを送受信できるように
するものである。
限により、その制限値以上のデータは送つてはい
けない、という規約を設けている。しかしデータ
を大量に表示／印刷できるデバイスの出現及びホ
ストコンピユータの大容量化の現在では、上記制
限値を大きくせざるを得なくなつてきている。本
発明はバツフアサイズは従来と同程度またはそれ
以下でも、大容量のデータを送受信できるように
するものである。
第５図ｂはバイトカウントレジスタの内容が０
従つてバツフアがフル（Full）になつてもデータ
転送が終了しない場合の例を示す。この場合本発
明ではデータ転送継続信号DC（Date Continue）
を作成し、主制御部へ通知する。第４図の回路で
信号DCは受信中信号Ｓ２、１バイト受信信号Ｓ
３、BCR0信号Ｓ４がいずれもＨであることによ
り発生する。信号DCは主制御部２２に入力し、
これにより主制御部は送受信バツフア２８ｊがフ
ルになつたことを知り、次の送受信バツフア２８
ｋを用意し、再度インタフエイス制御部２０と
DMA制御回路２６にデータ要求可能であること
を通知する。
従つてバツフアがフル（Full）になつてもデータ
転送が終了しない場合の例を示す。この場合本発
明ではデータ転送継続信号DC（Date Continue）
を作成し、主制御部へ通知する。第４図の回路で
信号DCは受信中信号Ｓ２、１バイト受信信号Ｓ
３、BCR0信号Ｓ４がいずれもＨであることによ
り発生する。信号DCは主制御部２２に入力し、
これにより主制御部は送受信バツフア２８ｊがフ
ルになつたことを知り、次の送受信バツフア２８
ｋを用意し、再度インタフエイス制御部２０と
DMA制御回路２６にデータ要求可能であること
を通知する。
上記次の送受信バツフアは空きバツフアより選
ぶが、第３図に示したように空きバツフア２８ａ
〜２８ｊはリンクを作つており、その先頭のバツ
フア２８ａのアドレスはテーブル３２に格納され
ている。主制御部２２はデータ転送継続信号DC
を受けるとテーブル３２を参照して空きバツフア
２８ａを求め、これをバツフア２８ｊに続くバツ
フア２８ｋとする。具体的にはバツフア２８ｊの
リンクエリヤにバツフア２８ｋの先頭アドレスを
書込み、バイトカウントレジスタ４６には該バツ
フアのレングスｍの複数を格納し、メモリアドレ
スレジスタへはバツフア２８ｋのアドレスを逐次
セツトするようにする。このバツフア２８ｋもフ
ルになれば同様操作により次の空きバツフア２８
ｂをバツフア２８ｋにリンクさせる。以下同様で
ある。こうして使用中のバツフアのリンクが出来
上るが、第３図ｂ，ｃに示すようにその先頭バツ
フアのアドレスをテーブル３４，３６に格納して
おく。
ぶが、第３図に示したように空きバツフア２８ａ
〜２８ｊはリンクを作つており、その先頭のバツ
フア２８ａのアドレスはテーブル３２に格納され
ている。主制御部２２はデータ転送継続信号DC
を受けるとテーブル３２を参照して空きバツフア
２８ａを求め、これをバツフア２８ｊに続くバツ
フア２８ｋとする。具体的にはバツフア２８ｊの
リンクエリヤにバツフア２８ｋの先頭アドレスを
書込み、バイトカウントレジスタ４６には該バツ
フアのレングスｍの複数を格納し、メモリアドレ
スレジスタへはバツフア２８ｋのアドレスを逐次
セツトするようにする。このバツフア２８ｋもフ
ルになれば同様操作により次の空きバツフア２８
ｂをバツフア２８ｋにリンクさせる。以下同様で
ある。こうして使用中のバツフアのリンクが出来
上るが、第３図ｂ，ｃに示すようにその先頭バツ
フアのアドレスをテーブル３４，３６に格納して
おく。
空きバツフアチエーンではその先頭バツフアが
切出されると次のバツフアのアドレスがテーブル
３２に書き込まれる。また使用バツフアが使用済
みとなつて解放されると、それは空きバツフアチ
エーンの最後にリンクされる。このような空きバ
ツフアリンクを用意しておき、使用バツフアがフ
ルになれば空きバツフアリンクよりバツフアを１
つ取り込んで使用バツフアとすると、制限なしに
データ転送ができると共に、チヤネル、制御装置
間のデータ転送中に先に受信したデータをデバイ
スへ出力することができるためデータ処理効率が
著しく向上する。またバツフアはそれを必要とす
るデバイスに必要個数だけ用意することができ、
各デバイスに固定的にバツフアを用意する方式な
どに比べて所要バツフア容量を小にすることがで
きかつバツフアフルによりデータ転送中止などに
ならない利点が得られる。
切出されると次のバツフアのアドレスがテーブル
３２に書き込まれる。また使用バツフアが使用済
みとなつて解放されると、それは空きバツフアチ
エーンの最後にリンクされる。このような空きバ
ツフアリンクを用意しておき、使用バツフアがフ
ルになれば空きバツフアリンクよりバツフアを１
つ取り込んで使用バツフアとすると、制限なしに
データ転送ができると共に、チヤネル、制御装置
間のデータ転送中に先に受信したデータをデバイ
スへ出力することができるためデータ処理効率が
著しく向上する。またバツフアはそれを必要とす
るデバイスに必要個数だけ用意することができ、
各デバイスに固定的にバツフアを用意する方式な
どに比べて所要バツフア容量を小にすることがで
きかつバツフアフルによりデータ転送中止などに
ならない利点が得られる。
デバイス例えばデイスプレイの画面メモリのデ
ータをCPUへ転送する場合は、先ずDMA制御装
置３０が該画面メモリのデータをバツフア２８
ｊ，２８ｋへ移し、然るのちDMA制御回路２６
が該バツフアのデータを読出してチヤネルCHへ
転送することになる。このリード（読出し）時の
制御装置２２、チヤネルCH間のデータ転送は第
６図の如くなり、第５図のライト（書込み）時と
は各信号の意味が逆になるだけでほゞ同一であ
る。送信データはバスイン（BUS−IN）にのせ
る。この第６図のａは送信バイト数がバツフアレ
ングスより小の場合、ｂは送信バイト数がバツフ
アレングスより大の場合である。送信データがバ
ツフアレングスを越えるとき信号DCが発生し、
このとき主制御部は次のバツフアのデータを送る
ようにインタフエイス制御部２０およびDMA制
御回路２６に指示する。この指示はライトの場合
と同様である。次のバツフアがどれかはリンクエ
リヤのアドレスにより分る。
ータをCPUへ転送する場合は、先ずDMA制御装
置３０が該画面メモリのデータをバツフア２８
ｊ，２８ｋへ移し、然るのちDMA制御回路２６
が該バツフアのデータを読出してチヤネルCHへ
転送することになる。このリード（読出し）時の
制御装置２２、チヤネルCH間のデータ転送は第
６図の如くなり、第５図のライト（書込み）時と
は各信号の意味が逆になるだけでほゞ同一であ
る。送信データはバスイン（BUS−IN）にのせ
る。この第６図のａは送信バイト数がバツフアレ
ングスより小の場合、ｂは送信バイト数がバツフ
アレングスより大の場合である。送信データがバ
ツフアレングスを越えるとき信号DCが発生し、
このとき主制御部は次のバツフアのデータを送る
ようにインタフエイス制御部２０およびDMA制
御回路２６に指示する。この指示はライトの場合
と同様である。次のバツフアがどれかはリンクエ
リヤのアドレスにより分る。
発明の効果
以上説明したように本発明によれば、処理デー
タ量の少ないデバイスに合せた容量の送受信バツ
フアを複数個用意しておき、そのうちの１つのバ
ツフアでデータ受信して該バツフアが一杯になれ
ば次のバツフアをリンクさせて使用するようにす
るので、多量のデータを処理するデバイスへのデ
ータ転送も制限なしでデータ伝送でき、甚だ有効
である。また処理データ量大または小などタイプ
の異なるデバイスが複数台あつてもそのタイプの
差を意識することなくバツフア選択でき、制御装
置への新デバイスの接続が用意となり、融通性が
大きいので寿命の長いデータ処理装置を提供でき
る。また各デバイスに対してバツフアを過不足な
く有効に使用できるので、バツフア全体のメモリ
容量を節減でき、プログラムの格納及びプログラ
ム実行のための作業領域などにも使用される主記
憶（RAM）上の占有領域を可及的に減少できる
効果がある。
タ量の少ないデバイスに合せた容量の送受信バツ
フアを複数個用意しておき、そのうちの１つのバ
ツフアでデータ受信して該バツフアが一杯になれ
ば次のバツフアをリンクさせて使用するようにす
るので、多量のデータを処理するデバイスへのデ
ータ転送も制限なしでデータ伝送でき、甚だ有効
である。また処理データ量大または小などタイプ
の異なるデバイスが複数台あつてもそのタイプの
差を意識することなくバツフア選択でき、制御装
置への新デバイスの接続が用意となり、融通性が
大きいので寿命の長いデータ処理装置を提供でき
る。また各デバイスに対してバツフアを過不足な
く有効に使用できるので、バツフア全体のメモリ
容量を節減でき、プログラムの格納及びプログラ
ム実行のための作業領域などにも使用される主記
憶（RAM）上の占有領域を可及的に減少できる
効果がある。
第１図は本発明の対象となるデータ処理システ
ムの構成を示す説明図、第２図〜第４図は本発明
の実施例を示す説明図およびブロツク図、第５図
および第６図は送受信における手順の説明図であ
る。 図面で、CHはチヤネル、１４，１６はデバイ
ス、２８は送受信バツフア、１２は制御装置、
DCはデータ転送継続を示す信号である。
ムの構成を示す説明図、第２図〜第４図は本発明
の実施例を示す説明図およびブロツク図、第５図
および第６図は送受信における手順の説明図であ
る。 図面で、CHはチヤネル、１４，１６はデバイ
ス、２８は送受信バツフア、１２は制御装置、
DCはデータ転送継続を示す信号である。
Claims (1)
- 【特許請求の範囲】 １ チヤネルとデータ処理量が異なる複数のデバ
イスとの間に接続され、送受信バツフアを備えた
制御装置におけるデータ処理方式において、 前記各デバイスが共通に使用するメモリ上に定
義して該送受信バツフアを複数個生成し、その未
使用のもので各デバイスが共用する空きバツフア
チエーンをまた使用中のもので各デバイス別使用
中バツフアチエーンを構成し、 データ受信量が使用中のバツフアの容量を越え
るとき信号を発生して、空きバツフアチエーンよ
り空きバツフアを１個切出してそれを該使用中バ
ツフアの後にリンクさせて受信を継続し、 データ送信時には、使用中バツフアが空になる
とき信号を発生して、該使用中バツフアからそれ
にリンクしている後続バツフアに切換えて該バツ
フアよりデータ送出を継続させ、空になつた該使
用中バツフアは空きバツフアチエーンへ戻すこと
を特徴とするデータ処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16456583A JPS6057453A (ja) | 1983-09-07 | 1983-09-07 | デ−タ処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16456583A JPS6057453A (ja) | 1983-09-07 | 1983-09-07 | デ−タ処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6057453A JPS6057453A (ja) | 1985-04-03 |
| JPH0219499B2 true JPH0219499B2 (ja) | 1990-05-02 |
Family
ID=15795575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16456583A Granted JPS6057453A (ja) | 1983-09-07 | 1983-09-07 | デ−タ処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6057453A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62296260A (ja) * | 1986-06-16 | 1987-12-23 | Nec Corp | デ−タ転送多重制御方式 |
| JPS6420757A (en) * | 1987-07-15 | 1989-01-24 | Kanebo Ltd | Unidirectional synchronizing communication equipment |
| JPH0231265A (ja) * | 1988-07-21 | 1990-02-01 | Pfu Ltd | Ｄｍａ制御装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49128645A (ja) * | 1973-04-07 | 1974-12-10 | ||
| JPS52127038A (en) * | 1976-04-19 | 1977-10-25 | Hitachi Ltd | Transfer control device |
| JPS5428631A (en) * | 1977-08-08 | 1979-03-03 | Ricoh Co Ltd | Carrier material for electrophotographic developer |
| JPS585353B2 (ja) * | 1981-06-01 | 1983-01-31 | 株式会社ナカ技術研究所 | 角度調節可能な目隠用部材 |
-
1983
- 1983-09-07 JP JP16456583A patent/JPS6057453A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6057453A (ja) | 1985-04-03 |
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