JPH021952A - スタンダードセル方式の半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は配線領域の削減を図るようにしたスタンダー
ドセル方式の半導体集積回路に関する。

（従来の技術） スタンダードセル方式の半導体集積回路は、スタンダー
ドセルと呼ばれる回路ブロックを予めコンピュータによ
る配置プログラムによって配置し、これらスタンダード
セル相互間の配線パターンをコンピュータによるプログ
ラム処理により自動設計することにより形成される。こ
れにより、任意の回路機能を持つ半導体集積回路（以下
、ＩＣと略称する）が短時間で製造可能になるという利
点を持っている。

第４図は従来のプログラム処理による配線の設計法を説
明するためのブロック図である。図の実線でしきられた
領域にはスタンダードセル２５ないし２Ｂが配置されて
いる。このスタンダードセルの配置プログラムでは、セ
ル相互間の結合の強さを考慮して結合度の強いものがそ
れぞれ近くに配置され、配線が局部的に集中しないよう
にセル相互の入換えをしながら最適化が図られる。また
、配線プログラムでは各セル２５ないし２６の上下にポ
リシリコン端子２９ないし３５、各セル２５ないし２８
の配列に並行な配線３６、各セル２５ないし２８の配列
に直交し、この配列上を走る配線３７がそれぞれ配置さ
れる。なお、素子工程において配線３６は第一層目の導
電体層例えばアルミニウムで構成され、配線３７は第二
層目の導電体層例えばアルミニウムで構成される。そし
て、各セル表面上には絶縁層を介して上記各配線３６．
３７が設けられるようになっており、ポリシリコン端子
２９ないし３５と配線３６との間はコンタクト部３８で
、配線３６と配線３７との間はビア（ＶＩＡ）３９でそ
れぞれ結線されるようになっている。

第５図は前記したような配線プログラムによって配線が
施された従来のスタンダードセル方式のＩＣのブロック
図である。図中４０．４１．４２は各スタンダードセル
である。ここで例えば、セル４０の出力かセル４１の人
力に結線される場合、ビア３９Ａか設けられ、第二層目
の配線３７が結線される。そして、セル配列の外部にと
７３９Ｂを設けて上記配線３７と第一層目の配線３６と
が結線され、第一層目の配線３６と入力のポリシリコン
端子４３とはコンタクト部３８を用いて結線されること
により配線処理が行われる。

第６図はスタンダードセル方式による従来のＩＣの一部
のパターン平面図である。図は第５図中のスタンダード
セル４０がインバータ回路である場合を例にして示すも
のである。図示しないＮ形シリコン基板上にＰ拡散領域
４４Ａ、　４４Ｂ及びＮ拡散領域４５Ａ、　４５Ｂが形
成され、ＰチャネルＭＯＳトランジスタ４Ｂ、Ｎチャネ
ルＭＯＳトランジスタ４７それぞれのソース・ドレイン
領域が形成されている。そして、ポリシリコン配線４８
によりゲートが構成され、両トランジスタ４６．４７の
ドレインはコンタクト部４９により第一層目のアルミニ
ウム配線層５０を用いて共通接続されている。ここで、
この回路の出力ノードにはビア５１が開けられ、その後
、第一層目のアルミニウム配線５０は第二層目のアルミ
ニウム配線とビア５１で結線される。

このように隣接したスタンダードセルの配線でも、先ず
、第一層目の導電体層をビアで第二層目の導電体層と結
線した後、−度セルの外部に引出して隣のセルと結線す
るようにしている。また、配置配線のコンピュータ・プ
ログラムによっては配置及び配線座標は全てグリッド（
仮想格子）に乗っており、そのグリッド上以外に配線を
施すことができない場合もある。この場合、大規模なＩ
Ｃを実現する場合、配線領域は増大し、チップ面積での
占める割合が大きくなる。この結果、大規模なＩＣにな
ればなるほど集積度向上の妨げとなるばかりでなく、配
線容量の増大で回路動作の面でも悪影響を及ぼす原因と
なる。

（発明が解決しようとする課題） このように従来では、スタンダードセルのプログラム配
線処理を行う場合、ＩＣの規模に比例して配線領域、配
線容量が増大し、高集積化、回路動作の面で問題がある
。

この発明は上記のような事情を考慮してなされたもので
あり、その目的は集積度が向上される配線処理が行える
スタンダードセル方式の半導体集積回路を提供すること
にある。

［発明の構成］ （課題を解決するための手段） この発明のスタンダードセル方式の半導体集積回路は、
隣接するセル（目互を結線するための配線をセル内部に
設けるように構成される。

（作用） スタンダードセルの内部を利用して配線及び結線をする
。これにより、配線領域の削減を図る。

（実施例） 以下、図面を参照してこの発明を実施例により説明する
。

第１図はこの発明に係るスタンダードセル方式の半導体
集積回路のブロック図である。５図中、実線でしきられ
た領域には各スタンダードセル１．２．３が配置される
。この発明では隣接するセル１．２の配線を行う場合、
セルの内部の領域にコンタクト部４をとり、配線を外部
に引出さずに結線する。

第２図は上記実施例回路の構成を詳細に示すパターン平
面図である。ここでは上記セル１がインバータ回路５で
あり、セル２がＮＯＲゲート回路６であるとする。なお
、第２図回路の等価回路である第３図（ａ）、（ｂ）を
参照しながら説明する。インバータ回路５では、Ｐ拡散
領域７Ａ。

７Ｂ及びＮ拡散領域８Ａ、８Ｂが形成され、Ｐチャネル
ＭＯＳトランジスタ、ＮチャネルＭＯＳ）ランジスタそ
れぞれのソース・ドレイン領域が形成されている。そし
て、両トランジスタのゲートはポリシリコン配線９によ
り構成され、ドレインはコンタクト部ＩＯにより第一層
目のアルミニウム配線層１１Ａを用いて共通接続されて
いる。他方、ＮＯＲゲート回路６はＰ拡散領域１２Ａ、
　１２Ｂ。

１２Ｃ及びＮ拡散領域１３ＡＳ１３Ｂ、　１３ｃが形成
され、第３図（ｂ）で示すように２個のＰチャネルＭＯ
３）ランジスタ１４．１５及び２個のＮチャネルＭＯＳ
トランジスタ１６．１７それぞれのソース・ドレイン領
域が形成されている。そして、トランジスタ１４と１７
及びトランジスタ１５と１６、これらのゲート配線は第
２図に示すようにポリシリコン配線１８．１９により構
成されている。また、第２図中の第一層目のアルミニウ
ム配線層１１Ｂによる配線は第３図（ｂ）中のトランジ
スタ１５及びトランジスタ１６．１７のドレインの接続
点りを形成している。

ところで、この発明ではインバータ回路５の出力をＮＯ
Ｒゲート回路６の一方の入力端子に接続するのに、第２
図中においてポリシリコン配線１８に面積の広い部分を
設けてコンタクト部２０を形成し、第一層目のアルミニ
ウム配線層１０Ａをこのコンタクト部２０を介してポリ
シリコン配線１８と接続するようにしている。また、こ
のようにセルの内部で結線が行われる場合、二層アルミ
ニウム配線と結線されるためのビアは不要になるので削
除する。その他、内部で出力信号が他のセルの入力信号
として結線されるばかりでな（、同じ信号が別々に入力
される場合にも内部で配線可能なときはポリシリコンな
どで配線するようにすればよい。

このように隣接するセル相互の配線はセル内部に設けて
結線することにより、配線領域が削減される。これによ
り、配線容量が縮小化及び回路動作の高速化が図れる。

［発明の効果］ 以上説明したようにこの発明によれば、配線領域が削減
され、集積度の向上が図れるスタンダードセル方式の半
導体集積回路を提供することができる。

【図面の簡単な説明】 第１図はこの発明の一実施例に係るスタンダードセル方
式による半導体集積回路のブロック図、第２図は上記実
施例回路の構成を詳細に示すパターン平面図、第３図（
ａ）、（ｂ）はそれぞれ上記パターン平面図の等価回路
図、第４図、第５図はそれぞれ従来のスタンダードセル
方式の半導体集積回路のブロック図、第６図は上記従来
回路の構成の一部を示すパターン平面図である。 １．２．３・・・スタンダードセル、４・・・コンタク
ト部。 第１図 出願人代理人　　弁理士　鈴江武彦 第２図

Claims (2)

【特許請求の範囲】
1. （１）隣接するセル相互を結線するための配線をセル内
   部に設けるようにしたことを特徴とするスタンダードセ
   ル方式の半導体集積回路。
2. （２）前記セル内に設けられるポリシリコン配線の寸法
   を一部大きくし、この部分に導電体層からなる配線との
   コンタクト部を形成し、このコンタクト部を介してポリ
   シリコン配線と導電体層からなる配線とを接続するよう
   にした請求項１記載のスタンダードセル方式の半導体集
   積回路。