JPH021962Y2 - - Google Patents
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- Publication number
- JPH021962Y2 JPH021962Y2 JP1982174103U JP17410382U JPH021962Y2 JP H021962 Y2 JPH021962 Y2 JP H021962Y2 JP 1982174103 U JP1982174103 U JP 1982174103U JP 17410382 U JP17410382 U JP 17410382U JP H021962 Y2 JPH021962 Y2 JP H021962Y2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- tuning
- variable capacitance
- oscillation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Channel Selection Circuits, Automatic Tuning Circuits (AREA)
Description
【考案の詳細な説明】
〔考案の技術分野〕
本考案は、PLLシンセサイザー方式の電子同
調型ラジオ受信機に関し、特に可変容量ダイオー
ドを含むANT（アンテナ）あるいはRF（高周波）
の各段の同調回路を、PLLシンセサイザー方式
の発振回路の制御信号を用いて同調させる構造の
電子同調型ラジオ受信機において、選局の際、同
調回路に置かれた各可変容量ダイオードの特性の
バラツキの補償を含めて、それぞれの同調回路を
最適同調状態に自動調整する制御手段をそなえた
電子同調型ラジオ受信機に関する。
調型ラジオ受信機に関し、特に可変容量ダイオー
ドを含むANT（アンテナ）あるいはRF（高周波）
の各段の同調回路を、PLLシンセサイザー方式
の発振回路の制御信号を用いて同調させる構造の
電子同調型ラジオ受信機において、選局の際、同
調回路に置かれた各可変容量ダイオードの特性の
バラツキの補償を含めて、それぞれの同調回路を
最適同調状態に自動調整する制御手段をそなえた
電子同調型ラジオ受信機に関する。
第１図は、従来の電子同調型ラジオ受信機の主
要部のブロツク図である。同図において、１は
RF増幅回路、２はANT同調回路、３はRF同調
回路、４はミキサ回路、５は発振回路（VCO）、
６は発振タンク回路、７はIF（中間周波）回路、
８はPLL回路、９は低域フイルタ、１０は発振
信号Ａを供給する信号線、１１は制御信号Ｂを供
給する信号線を表わす。
要部のブロツク図である。同図において、１は
RF増幅回路、２はANT同調回路、３はRF同調
回路、４はミキサ回路、５は発振回路（VCO）、
６は発振タンク回路、７はIF（中間周波）回路、
８はPLL回路、９は低域フイルタ、１０は発振
信号Ａを供給する信号線、１１は制御信号Ｂを供
給する信号線を表わす。
ANT同調回路２、RF同調回路３、発振タンク
回路６は、それぞれ可変容量ダイオードを含む電
子同調型のものであり、第２図に、その代表例と
してANT同調回路２の回路構成を示す。同図に
おいて、１２はアンテナコイル、１３はトリマー
コンデンサ、１４は可変容量ダイオード、１５は
制御信号供給抵抗を表わし、鎖線ブロツクは、他
の各回路３，６と共通な構成部分を示したもので
ある。
回路６は、それぞれ可変容量ダイオードを含む電
子同調型のものであり、第２図に、その代表例と
してANT同調回路２の回路構成を示す。同図に
おいて、１２はアンテナコイル、１３はトリマー
コンデンサ、１４は可変容量ダイオード、１５は
制御信号供給抵抗を表わし、鎖線ブロツクは、他
の各回路３，６と共通な構成部分を示したもので
ある。
発振回路５から出力される発振信号Ａは、信号
線１０からPLL回路８に与えられる。他方、
PLL回路８の出力信号は、低域フイルタ９で直
流成分を抽出され、制御信号Ｂとして、信号線１
１上に取り出される。
線１０からPLL回路８に与えられる。他方、
PLL回路８の出力信号は、低域フイルタ９で直
流成分を抽出され、制御信号Ｂとして、信号線１
１上に取り出される。
この制御信号Ｂは、発振回路５から、PLL回
路８、低域フイルタ９を経て、発振タンク回路６
中の可変容量ダイオード１４に結合されるPLL
フイードバツクループの制御信号であり、発振回
路５の発振周波数を最適ポイントに制御するため
に使用されるが、それと同時に、ANT同調回路
２およびRF同調回路３の可変容量ダイオード１
４にも結合され、それぞれを受信周波数に同調さ
せるために使用されている。
路８、低域フイルタ９を経て、発振タンク回路６
中の可変容量ダイオード１４に結合されるPLL
フイードバツクループの制御信号であり、発振回
路５の発振周波数を最適ポイントに制御するため
に使用されるが、それと同時に、ANT同調回路
２およびRF同調回路３の可変容量ダイオード１
４にも結合され、それぞれを受信周波数に同調さ
せるために使用されている。
ところが、これらのANT同調回路２およびRF
同調回路３は、上記したPLLのループに含まれ
ないため、これらの回路２，３に対する制御信号
Ｂの制御は、オープンループ制御となる。そのた
め、回路２，３の可変容量ダイオード１４には、
制御信号Ｂに対して最適値をとることができるよ
うに、予め厳選された特性のものを使用し、更に
トリマーコンデンサ１３による動作特性合わせの
調整が必要とされた。
同調回路３は、上記したPLLのループに含まれ
ないため、これらの回路２，３に対する制御信号
Ｂの制御は、オープンループ制御となる。そのた
め、回路２，３の可変容量ダイオード１４には、
制御信号Ｂに対して最適値をとることができるよ
うに、予め厳選された特性のものを使用し、更に
トリマーコンデンサ１３による動作特性合わせの
調整が必要とされた。
しかし、上記したように可変容量ダイオードの
特性を厳選し、かつトリマーによる調整を行なつ
たとしても、これらによつては動作範囲内の少数
のポイントにおける調整が可能となるだけであ
り、全ての動作範囲内で十分な調整状態を得るこ
とはできなかつた。
特性を厳選し、かつトリマーによる調整を行なつ
たとしても、これらによつては動作範囲内の少数
のポイントにおける調整が可能となるだけであ
り、全ての動作範囲内で十分な調整状態を得るこ
とはできなかつた。
本考案の目的は、従来の電子同調型ラジオ受信
機における可変容量ダイオードの特性選別基準を
緩和あるいは選別自体を不要とし、更にトリマー
による煩雑な調整も不要にして、製造時の調整工
程をほとんど省略可能にし、なおかつ受信性能の
向上を図ることにある。
機における可変容量ダイオードの特性選別基準を
緩和あるいは選別自体を不要とし、更にトリマー
による煩雑な調整も不要にして、製造時の調整工
程をほとんど省略可能にし、なおかつ受信性能の
向上を図ることにある。
本考案は、そのため、受信時の選局動作のはじ
めに、各同調回路の可変容量ダイオードの設定電
圧を個々に一定範囲で変化させて対応するIF信
号レベルの変化を調べ、その最大値から各同調回
路の可変容量ダイオードの設定電圧について最適
値を求め、以後の受信動作中その最適値を保持す
る手段を設けることにより、上記の目的を達成す
るものである。
めに、各同調回路の可変容量ダイオードの設定電
圧を個々に一定範囲で変化させて対応するIF信
号レベルの変化を調べ、その最大値から各同調回
路の可変容量ダイオードの設定電圧について最適
値を求め、以後の受信動作中その最適値を保持す
る手段を設けることにより、上記の目的を達成す
るものである。
以下に、本考案を実施例にしたがつて詳述す
る。
る。
第３図は、本考案実施例のブロツク図であり、
第１図に示した従来例をベースに構成されてい
る。第３図中の、１はRF増幅回路、２はANT同
調回路、３はRF同調回路、４はミキサ回路、５
は発振回路（VCO）、６は発振タンク回路、７は
IF回路、８はPLL回路、９は低域フイルタ、１
０は発振信号Ａの信号線、１１は制御信号Ｂの信
号線、１６はＡ／Ｄコンバータ、１７はコントロ
ーラ、１８および１９はＤ／Ａコンバータ、２０
および２１は演算器、２２はIF回路７から出力
されるシグナルメータ信号Ｃの信号線、２３はデ
ジタル変換されたシグナルメータ信号Ｄの信号
線、２４および２５はそれぞれANT同調回路２
およびRF同調回路３を制御するためにコントロ
ーラ１７が発生するデジタル制御信号Ｅ，Ｆの信
号線、２６および２７はそれぞれデジタル制御信
号Ｅ，ＦをＤ／Ａコンバータ１８，１９でアナロ
グ変換して得た制御信号Ｇ，Ｈの信号線、２８お
よび２９はそれぞれ制御信号Ｇ，Ｈと制御信号Ｂ
とを演算器２０，２１で合成して得た制御信号
（Ｂ＋Ｇ），（Ｂ＋Ｈ）の信号線、そして３０はあ
る周波数に同調させるためPLL回路８に与え
られる制御信号Ｉを表わしている。なお、図中の
単線はアナログ信号線、そして２重線はデジタル
信号線を示す。
第１図に示した従来例をベースに構成されてい
る。第３図中の、１はRF増幅回路、２はANT同
調回路、３はRF同調回路、４はミキサ回路、５
は発振回路（VCO）、６は発振タンク回路、７は
IF回路、８はPLL回路、９は低域フイルタ、１
０は発振信号Ａの信号線、１１は制御信号Ｂの信
号線、１６はＡ／Ｄコンバータ、１７はコントロ
ーラ、１８および１９はＤ／Ａコンバータ、２０
および２１は演算器、２２はIF回路７から出力
されるシグナルメータ信号Ｃの信号線、２３はデ
ジタル変換されたシグナルメータ信号Ｄの信号
線、２４および２５はそれぞれANT同調回路２
およびRF同調回路３を制御するためにコントロ
ーラ１７が発生するデジタル制御信号Ｅ，Ｆの信
号線、２６および２７はそれぞれデジタル制御信
号Ｅ，ＦをＤ／Ａコンバータ１８，１９でアナロ
グ変換して得た制御信号Ｇ，Ｈの信号線、２８お
よび２９はそれぞれ制御信号Ｇ，Ｈと制御信号Ｂ
とを演算器２０，２１で合成して得た制御信号
（Ｂ＋Ｇ），（Ｂ＋Ｈ）の信号線、そして３０はあ
る周波数に同調させるためPLL回路８に与え
られる制御信号Ｉを表わしている。なお、図中の
単線はアナログ信号線、そして２重線はデジタル
信号線を示す。
発振信号Ａから制御信号Ｂを生成して発振回路
５を制御する過程は、第１図で説明した従来例の
場合と同じであるので説明を省略する。
５を制御する過程は、第１図で説明した従来例の
場合と同じであるので説明を省略する。
本考案実施例において、ANT同調回路２およ
びRF同調回路３の各可変容量ダイオードに対す
る制御信号は、前述した制御信号Ｂをベースにし
て、本考案により設けられたコントローラ１７に
より生成される制御信号Ｅ，Ｆを、Ｄ／Ａコンバ
ータ１８，１９でデジタル信号に変換した制御信
号ＧおよびＨを、それぞれ演算器２０および２１
で加算して得られる信号（Ｂ＋Ｇ）および（Ｂ＋
Ｈ）である。
びRF同調回路３の各可変容量ダイオードに対す
る制御信号は、前述した制御信号Ｂをベースにし
て、本考案により設けられたコントローラ１７に
より生成される制御信号Ｅ，Ｆを、Ｄ／Ａコンバ
ータ１８，１９でデジタル信号に変換した制御信
号ＧおよびＨを、それぞれ演算器２０および２１
で加算して得られる信号（Ｂ＋Ｇ）および（Ｂ＋
Ｈ）である。
IF回路７から取り出されるシグナルメータ信
号Ｃは、IF信号のレベルを表わすものである。
したがつて、ANT同調回路２あるいはRF同調回
路３が最適状態に調整されたとき、信号Ｃは最大
値をとる筈である。
号Ｃは、IF信号のレベルを表わすものである。
したがつて、ANT同調回路２あるいはRF同調回
路３が最適状態に調整されたとき、信号Ｃは最大
値をとる筈である。
このため、コントローラ１７は、各同調回路
２，３の最適調整状態を与える制御信号Ｅ，Ｆの
レベルを求めるため、同調回路２および同調回路
３のそれぞれに対して、順次演算器２０，２１か
ら、第４図に示すような一定範囲で階段状に変化
する制御信号（Ｂ＋Ｇ）、（Ｂ＋Ｈ）を印加する。
なお、図中のtp乃至toは、レベル変化時点を表わ
している。コントローラは、これら二つの階段状
制御信号のそれぞれから、シグナルメータ信号Ｃ
を最大にするレベルを検出し、このレベルを、そ
の後各同調回路２，３に対する最適制御信号とし
て供給し続けるようにする。
２，３の最適調整状態を与える制御信号Ｅ，Ｆの
レベルを求めるため、同調回路２および同調回路
３のそれぞれに対して、順次演算器２０，２１か
ら、第４図に示すような一定範囲で階段状に変化
する制御信号（Ｂ＋Ｇ）、（Ｂ＋Ｈ）を印加する。
なお、図中のtp乃至toは、レベル変化時点を表わ
している。コントローラは、これら二つの階段状
制御信号のそれぞれから、シグナルメータ信号Ｃ
を最大にするレベルを検出し、このレベルを、そ
の後各同調回路２，３に対する最適制御信号とし
て供給し続けるようにする。
第５図は、コントローラ１７の内部構成を示
す。図中の３１は、上記した階段状制御信号の各
レベルに対応するデジタル形式のシグナルメータ
信号Ｄの値を格納するメモリである。３２は最大
値検出部であり、該メモリに格納されたシグナル
メータ信号データ中の最大値に対応するレベル
（あるいは変化時点tp乃至to）を検出する。３３は
階段状信号生成部であり、一定のタイミング（tp
乃至to）で、かつ一定のレベル差をもつて階段状
に変化するデジタル信号を生成する。３４は、階
段状信号生成部３３から出力されたデジタル信号
を、信号線２４あるいは２５に供給するためのイ
ンタフエース部である。そして３５は、これらの
各要素３１乃至３４、およびPLL回路８を制御
するための主制御部である。なお、このようなコ
ントローラ１７は、マイクロプロセツサを用いて
容易に構成することができる。
す。図中の３１は、上記した階段状制御信号の各
レベルに対応するデジタル形式のシグナルメータ
信号Ｄの値を格納するメモリである。３２は最大
値検出部であり、該メモリに格納されたシグナル
メータ信号データ中の最大値に対応するレベル
（あるいは変化時点tp乃至to）を検出する。３３は
階段状信号生成部であり、一定のタイミング（tp
乃至to）で、かつ一定のレベル差をもつて階段状
に変化するデジタル信号を生成する。３４は、階
段状信号生成部３３から出力されたデジタル信号
を、信号線２４あるいは２５に供給するためのイ
ンタフエース部である。そして３５は、これらの
各要素３１乃至３４、およびPLL回路８を制御
するための主制御部である。なお、このようなコ
ントローラ１７は、マイクロプロセツサを用いて
容易に構成することができる。
第６図は、第３図に示した実施例の動作説明図
である。以下に、図示されているからまでの
順次の段階にしたがつて、動作を説明する。
である。以下に、図示されているからまでの
順次の段階にしたがつて、動作を説明する。
段階
コントローラ１７は、信号線３０を介して、
PLL回路８に制御信号Ｉを供給し、所要の同調
周波数を設定する。ここでIF周波数をiとする
と、発振信号Ａの発振周波数が−iとなるよう
に、PLL回路８および低域フイルタ９から制御
信号Ｂが生成されて発振回路５に与えられる。こ
の段階では、制御信号Ｅ，Ｆは、コントローラ１
７から出力されないので、ANT同調回路２およ
びRF同調回路３に供給される制御信号は、それ
ぞれＢのみである。
PLL回路８に制御信号Ｉを供給し、所要の同調
周波数を設定する。ここでIF周波数をiとする
と、発振信号Ａの発振周波数が−iとなるよう
に、PLL回路８および低域フイルタ９から制御
信号Ｂが生成されて発振回路５に与えられる。こ
の段階では、制御信号Ｅ，Ｆは、コントローラ１
７から出力されないので、ANT同調回路２およ
びRF同調回路３に供給される制御信号は、それ
ぞれＢのみである。
段階
コントローラ１７は、信号線２４にのみ、デジ
タル形式の階段状制御信号Ｅを出力する。この制
御信号Ｅは、Ｄ／Ａコンバータ１８により階段状
に変化するアナログ形式の制御信号Ｇに変換され
る。この制御信号Ｇは、演算器２０において制御
信号Ｂと合成され、制御信号（Ｂ＋Ｇ）となつて
ANT同調回路２に供給される。なおRF同調回路
３に対しては、制御信号Ｂのみがそのまま供給さ
れつづける。この制御信号（Ｂ＋Ｇ）の各階段状
レベルに対応して、IF回路７のIF信号レベルが
変化し、たとえば図の下部に示すようなシグナル
メータ信号Ｃが出力される。信号Ｃの各レベル
は、前述したようにＡ／Ｄコンバータ１６により
デジタル信号に変換され、制御信号Ｄとして、コ
ントローラ１７内のメモリ３１（第５図）に格納
される。コントローラ１７は、前述したようにし
てその最大値（P1とする）を検出し、その値P1
を与える制御信号Ｅ中の対応レベルE′とする）を
選択して保持し、信号線２４に出力する。このよ
うにして、ANT同調回路２を最適同調状態にす
る制御信号（（Ｂ＋Ｇ）′とする）が設定される。
タル形式の階段状制御信号Ｅを出力する。この制
御信号Ｅは、Ｄ／Ａコンバータ１８により階段状
に変化するアナログ形式の制御信号Ｇに変換され
る。この制御信号Ｇは、演算器２０において制御
信号Ｂと合成され、制御信号（Ｂ＋Ｇ）となつて
ANT同調回路２に供給される。なおRF同調回路
３に対しては、制御信号Ｂのみがそのまま供給さ
れつづける。この制御信号（Ｂ＋Ｇ）の各階段状
レベルに対応して、IF回路７のIF信号レベルが
変化し、たとえば図の下部に示すようなシグナル
メータ信号Ｃが出力される。信号Ｃの各レベル
は、前述したようにＡ／Ｄコンバータ１６により
デジタル信号に変換され、制御信号Ｄとして、コ
ントローラ１７内のメモリ３１（第５図）に格納
される。コントローラ１７は、前述したようにし
てその最大値（P1とする）を検出し、その値P1
を与える制御信号Ｅ中の対応レベルE′とする）を
選択して保持し、信号線２４に出力する。このよ
うにして、ANT同調回路２を最適同調状態にす
る制御信号（（Ｂ＋Ｇ）′とする）が設定される。
段階
コントローラ１７は、次に信号線２５に対して
デジタル形式の階段状制御信号Ｆを出力し、上記
した階段と同様な制御を行なう。このようにし
てRF同調回路３に対するシグナルメータ信号Ｃ
の最大値（P2とする）が検出され、それに対応
する制御信号（F′とする）のレベルが固定され
る。そしてその結果、RF同調回路３を、最適同
調状態にする制御信号（（Ｂ＋Ｈ）′とする）が設
定される。
デジタル形式の階段状制御信号Ｆを出力し、上記
した階段と同様な制御を行なう。このようにし
てRF同調回路３に対するシグナルメータ信号Ｃ
の最大値（P2とする）が検出され、それに対応
する制御信号（F′とする）のレベルが固定され
る。そしてその結果、RF同調回路３を、最適同
調状態にする制御信号（（Ｂ＋Ｈ）′とする）が設
定される。
階段
以上の，，の階段により得られた制御信
号B′、（Ｂ＋Ｇ）′、（Ｂ＋Ｈ）′を用いて、ラジ
オの受信動作が行なわれる。
号B′、（Ｂ＋Ｇ）′、（Ｂ＋Ｈ）′を用いて、ラジ
オの受信動作が行なわれる。
以上の動作により、任意の設定された同調周波
数に対して、常に各同調回路および発振回路を、
個々に最適状態に自動調整することができる。
数に対して、常に各同調回路および発振回路を、
個々に最適状態に自動調整することができる。
コントローラ１７により制御される制御信号
（Ｂ＋Ｇ）、（Ｂ＋Ｈ）の階段状レベル変化の幅を
適切に設定すれば、可変容量ダイオードの特性に
かなりのバラツキがあつても、トリマーの調整な
しにほとんど同一品質で高い受信性能を実現する
ことができ、更にトリマー調整を行なうならば、
一層広い範囲の特性のバラツキに対応することが
可能となる。
（Ｂ＋Ｇ）、（Ｂ＋Ｈ）の階段状レベル変化の幅を
適切に設定すれば、可変容量ダイオードの特性に
かなりのバラツキがあつても、トリマーの調整な
しにほとんど同一品質で高い受信性能を実現する
ことができ、更にトリマー調整を行なうならば、
一層広い範囲の特性のバラツキに対応することが
可能となる。
以上のように本考案によれば、複数の同調回路
を含む高性能の電子同調型ラジオ受信機を、可変
容量ダイオードの特性を選別する必要なしで、か
つ簡単なトリマー調整が、ほとんど無調整のまま
で製造することができ、しかも使用に際しては任
意の同調周波数に対して、全ての同調回路を自動
的に高精度で同調させることができるので、常に
良好なラジオ受信を行なうことが可能となる。
を含む高性能の電子同調型ラジオ受信機を、可変
容量ダイオードの特性を選別する必要なしで、か
つ簡単なトリマー調整が、ほとんど無調整のまま
で製造することができ、しかも使用に際しては任
意の同調周波数に対して、全ての同調回路を自動
的に高精度で同調させることができるので、常に
良好なラジオ受信を行なうことが可能となる。
第１図は電子同調型ラジオ受信機の従来例のブ
ロツク図、第２図はそのANT同調回路の回路
図、第３図は本考案実施例のブロツク図、第４図
は同調回路に印加される調整用制御信号の説明
図、第５図はコントローラの細部構成図、第６図
は動作説明図である。 図中、１はRF増幅回路、２はANT同調回路、
３はRF同調回路、４はミキサ回路、５は発振回
路、６は発振タンク回路、８はPLL回路、９は
低域フイルタ、１６はＡ／Ｄコンバータ、１７は
コントローラ、１８，１９はＤ／Ａコンバータ、
２０，２１は演算器を表わす。
ロツク図、第２図はそのANT同調回路の回路
図、第３図は本考案実施例のブロツク図、第４図
は同調回路に印加される調整用制御信号の説明
図、第５図はコントローラの細部構成図、第６図
は動作説明図である。 図中、１はRF増幅回路、２はANT同調回路、
３はRF同調回路、４はミキサ回路、５は発振回
路、６は発振タンク回路、８はPLL回路、９は
低域フイルタ、１６はＡ／Ｄコンバータ、１７は
コントローラ、１８，１９はＤ／Ａコンバータ、
２０，２１は演算器を表わす。
Claims (1)
- 各々が可変容量ダイオードを含む発振回路およ
びANT段あるいはRF段などの複数の同調回路
と、該発振回路の発振信号を検出して上記各可変
容量ダイオードの設定電圧を制御し、該発振回路
の発振周波数を所定の値に制御するとともに上記
複数の同調回路の同調をとるPLL回路とを含む
PLLシンセサイザー方式の電子同調型ラジオ受
信機において、IF信号のレベルを検出する検出
器と、上記PLL回路に同調周波数を設定すると
ともに、上記複数の同調回路の各可変容量ダイオ
ードに対して順次的にその設定電圧を所定のレベ
ルの範囲で変化させ、該変化に対応する上記IF
信号レベルの検出器出力を調べて、該IF信号レ
ベルを最大にする最適設定電圧を各可変容量ダイ
オード毎に求め、それを設定電圧として供給する
コントローラとをそなえていることを特徴とする
電子同調型ラジオ受信機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17410382U JPS5978730U (ja) | 1982-11-16 | 1982-11-16 | 電子同調型ラジオ受信機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17410382U JPS5978730U (ja) | 1982-11-16 | 1982-11-16 | 電子同調型ラジオ受信機 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5978730U JPS5978730U (ja) | 1984-05-28 |
| JPH021962Y2 true JPH021962Y2 (ja) | 1990-01-18 |
Family
ID=30379109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17410382U Granted JPS5978730U (ja) | 1982-11-16 | 1982-11-16 | 電子同調型ラジオ受信機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5978730U (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7098078B2 (en) | 1990-09-24 | 2006-08-29 | Tessera, Inc. | Microelectronic component and assembly having leads with offset portions |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002111527A (ja) * | 2000-10-02 | 2002-04-12 | Niigata Seimitsu Kk | 受信機およびそのトラッキング調整方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5818008B2 (ja) * | 1973-12-29 | 1983-04-11 | アルプスデンキ カブシキガイシヤ | デンシドウチヨウチユ−ナニオケル ドウチヨウホウシキ |
-
1982
- 1982-11-16 JP JP17410382U patent/JPS5978730U/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7098078B2 (en) | 1990-09-24 | 2006-08-29 | Tessera, Inc. | Microelectronic component and assembly having leads with offset portions |
| US7271481B2 (en) | 1990-09-24 | 2007-09-18 | Tessera, Inc. | Microelectronic component and assembly having leads with offset portions |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5978730U (ja) | 1984-05-28 |
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