JPH02196360A - マイクロコンピュータの出力制御回路 - Google Patents
マイクロコンピュータの出力制御回路Info
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- JPH02196360A JPH02196360A JP1713689A JP1713689A JPH02196360A JP H02196360 A JPH02196360 A JP H02196360A JP 1713689 A JP1713689 A JP 1713689A JP 1713689 A JP1713689 A JP 1713689A JP H02196360 A JPH02196360 A JP H02196360A
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- 230000003111 delayed effect Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明はマイクロコンピュータ（以下、マイコンと略す
）に関し、特にその出力制御回路に関する。
）に関し、特にその出力制御回路に関する。
［従来の技術］
従来、この種のマイコンの出力制御回路は第４図のよう
に一定周期のクロックをカウントするカウンタ１４の値
と比較用レジスタ１５に保持された値とを、比較回路１
６により比較し、値の一致時に信号が出力されて出力バ
ッファレジスタ１１゜１２の値を出力ラッチレジスタ９
，１０に各々転送される。これらの出力ラッチレジスタ
９，１０からＡ、 Ｂに出力されていた。その際に一
方の出力か変化し、その出力に対するもう一方の遅延出
力は再度比較用レジスタ１５に任意の遅延値を書き込み
、出力バッファレジスタ１１または１２に遅延出力値を
書き込んでおき、カウンタ１４の値と比較用レジスタ１
５の値との再一致により、前に変化した出力値乙こ対す
る任意の遅延量を持った値を出力していた。
に一定周期のクロックをカウントするカウンタ１４の値
と比較用レジスタ１５に保持された値とを、比較回路１
６により比較し、値の一致時に信号が出力されて出力バ
ッファレジスタ１１゜１２の値を出力ラッチレジスタ９
，１０に各々転送される。これらの出力ラッチレジスタ
９，１０からＡ、 Ｂに出力されていた。その際に一
方の出力か変化し、その出力に対するもう一方の遅延出
力は再度比較用レジスタ１５に任意の遅延値を書き込み
、出力バッファレジスタ１１または１２に遅延出力値を
書き込んでおき、カウンタ１４の値と比較用レジスタ１
５の値との再一致により、前に変化した出力値乙こ対す
る任意の遅延量を持った値を出力していた。
［発明が解決しようとする問題点］
上述した従来の遅延出力方式では最初に変化した出力値
を出力後、遅延出力の遅延量及び出力値を再度比較用レ
ジスタ、出力バッファレジスタに書き込む方式なので、
各値の書き込み終了までは遅延出力かできず、遅延量の
小さい出力は上記書き込みができないので出力させられ
ないという欠点がある。
を出力後、遅延出力の遅延量及び出力値を再度比較用レ
ジスタ、出力バッファレジスタに書き込む方式なので、
各値の書き込み終了までは遅延出力かできず、遅延量の
小さい出力は上記書き込みができないので出力させられ
ないという欠点がある。
［発明の従来技術に対する相違点］
上述した従来の出力制御回路に対し、本発明は最初に変
化した出力値を一方に出力後、もう一方への遅延出力は
自動的に出力するという相違点を有する。
化した出力値を一方に出力後、もう一方への遅延出力は
自動的に出力するという相違点を有する。
［問題点を解決するための手段］
本発明の要旨はカウントクロックを計数する第１カウン
タと、比較値を古き換え可能に保持する比較用レジスタ
と、カウンタの計数値と比較値とを比較し一致信号を出
力する比較回路と、オン値またはオフ値をそれぞれ書き
換え可能に保持する複数の出力バッファレジスタと、該
出力バッファレジスタに対応して設けられた複数の出力
ラッチレジスタとを有するマイクロコンピュータの出力
制御回路において、カウントクロックを発生するカウン
トクロック回路と、カウントクロックを計数し計数信号
を出力する第２カウンタと、一致信号に応答し、オン値
を保持している出力ラッチレジスタについてのみ出力バ
ッファレジスタから出力ラッチレジスタへのデータ転送
を許容する第１論理回路部と、計数信号に応答し、オン
値を保持している出力バッファレジスタについてのみ出
力バッファレジスタから出力ラッチレジスタへのデータ
転送を許容する第２論理回路部とを設けたことである。
タと、比較値を古き換え可能に保持する比較用レジスタ
と、カウンタの計数値と比較値とを比較し一致信号を出
力する比較回路と、オン値またはオフ値をそれぞれ書き
換え可能に保持する複数の出力バッファレジスタと、該
出力バッファレジスタに対応して設けられた複数の出力
ラッチレジスタとを有するマイクロコンピュータの出力
制御回路において、カウントクロックを発生するカウン
トクロック回路と、カウントクロックを計数し計数信号
を出力する第２カウンタと、一致信号に応答し、オン値
を保持している出力ラッチレジスタについてのみ出力バ
ッファレジスタから出力ラッチレジスタへのデータ転送
を許容する第１論理回路部と、計数信号に応答し、オン
値を保持している出力バッファレジスタについてのみ出
力バッファレジスタから出力ラッチレジスタへのデータ
転送を許容する第２論理回路部とを設けたことである。
［実施例］
第１図は本発明の一実施例を示すブロック図、第２図は
一実施例のタイミングチャート図であり、第３図は一般
的なインバータの逆変換部の概略構成を示す回路図であ
る。インバータの逆変換部は直流電圧源１と、パワート
ランジスタ、サイリスタ等で構成されるスイッチング素
子２〜７とを有しており、８はインバータより電源を供
給される電動機である。このスイッチング素子２から７
を一実施例に係るマイコンの出力回路からの出力により
パルス幅変調制御を行う。２と３，４と５゜６と７のス
イッチング素子は対になっており、３組とも同し構成な
ので、これ以降は２と３の組のみて動作を説明する。ス
イッチング素子２と３は通常片方だけかオンしており、
もし同時オンすると導通してしまい、過電流が流れスイ
ッチング素子が破壊される。この防止のため第２図で示
すようなタイミンクチャートで制御している。スイッチ
ング素子２をＡ、スイッチング素子３をＢのタイミング
とし、スイッチング素子２，３のオンを高レベル（以下
、 “Ｈ１１と略す）、オフを低レベル（以下、 １１
Ｌ ＋１と略す）とすると、第２図のタイミングチャ
ートでスイッチング素子２と３のオンが切り換わるとき
、同時オフとなるＡとＢの同時ＲＬ １１期間を時間幅
ｔだけとっている。
一実施例のタイミングチャート図であり、第３図は一般
的なインバータの逆変換部の概略構成を示す回路図であ
る。インバータの逆変換部は直流電圧源１と、パワート
ランジスタ、サイリスタ等で構成されるスイッチング素
子２〜７とを有しており、８はインバータより電源を供
給される電動機である。このスイッチング素子２から７
を一実施例に係るマイコンの出力回路からの出力により
パルス幅変調制御を行う。２と３，４と５゜６と７のス
イッチング素子は対になっており、３組とも同し構成な
ので、これ以降は２と３の組のみて動作を説明する。ス
イッチング素子２と３は通常片方だけかオンしており、
もし同時オンすると導通してしまい、過電流が流れスイ
ッチング素子が破壊される。この防止のため第２図で示
すようなタイミンクチャートで制御している。スイッチ
ング素子２をＡ、スイッチング素子３をＢのタイミング
とし、スイッチング素子２，３のオンを高レベル（以下
、 “Ｈ１１と略す）、オフを低レベル（以下、 １１
Ｌ ＋１と略す）とすると、第２図のタイミングチャ
ートでスイッチング素子２と３のオンが切り換わるとき
、同時オフとなるＡとＢの同時ＲＬ １１期間を時間幅
ｔだけとっている。
この時間幅ｔはスイッチング素子により異なるか、通常
１０μｓ以下である。
１０μｓ以下である。
第１図は第２図のＡ、 Ｈのタイミングを制御する一
実施例に係るマイコンの出力回路である。第２図のＣ，
Ｄのタイミングは第１図の回路上の点Ｃ，Ｄにおけるタ
イミンクを示している。以下に、スイッチング素子２，
３をパルス幅変調制御するための基本タイミング（第２
図、Ａ、Ｂ）を形成する方法を第１図を参照して説明す
る。
実施例に係るマイコンの出力回路である。第２図のＣ，
Ｄのタイミングは第１図の回路上の点Ｃ，Ｄにおけるタ
イミンクを示している。以下に、スイッチング素子２，
３をパルス幅変調制御するための基本タイミング（第２
図、Ａ、Ｂ）を形成する方法を第１図を参照して説明す
る。
まず出力ラッチレジスタ９にＬ′” 出力ラッチレジス
タ１０にｌｆＨ”′か入っていると、Ａ出力に”Ｌ”
（スイッチング素子２はオフ）、Ｂ出力に’Ｈ”（ス
イッチング素子３はオン）が出ている。次にＢ出力をＬ
（ＭＩ Ａ出力をｉｆ ＨＩＩに反転させるために、
出力バッファレジスタ１２に“Ｌ″出力ハッファレジス
タ１１に１１ Ｈ１１を入れる。
タ１０にｌｆＨ”′か入っていると、Ａ出力に”Ｌ”
（スイッチング素子２はオフ）、Ｂ出力に’Ｈ”（ス
イッチング素子３はオン）が出ている。次にＢ出力をＬ
（ＭＩ Ａ出力をｉｆ ＨＩＩに反転させるために、
出力バッファレジスタ１２に“Ｌ″出力ハッファレジス
タ１１に１１ Ｈ１１を入れる。
反転時期はカウントクロック回路１３て選はれたクロッ
クか、カウンタ１４によりカウントされ、カウンタ１４
のカウント値と比較用レジスタ１５の値とが一致する時
を待つ。やがて、値が一致すると比較回路１６により、
一致信号をアンド回路１７．１８に送る。アンド回路１
７．１８は出力ラッチレジスタ９，１０との論理積を取
っているので、アンド回路１８の出力のみ第２図Ｃの一
致信号を出力する。この信号をトリガとして、出力ハッ
ファレシスタ１２の値“Ｌ ＩＩが出力ラッチレジスタ
１０に転送され、Ｂ出力は１１ Ｌ Ｌ＋となる。
クか、カウンタ１４によりカウントされ、カウンタ１４
のカウント値と比較用レジスタ１５の値とが一致する時
を待つ。やがて、値が一致すると比較回路１６により、
一致信号をアンド回路１７．１８に送る。アンド回路１
７．１８は出力ラッチレジスタ９，１０との論理積を取
っているので、アンド回路１８の出力のみ第２図Ｃの一
致信号を出力する。この信号をトリガとして、出力ハッ
ファレシスタ１２の値“Ｌ ＩＩが出力ラッチレジスタ
１０に転送され、Ｂ出力は１１ Ｌ Ｌ＋となる。
出力ラッチレジスタ９，１０か共にＬ′′が入ると、オ
ア回路１９の出力から１．カウントクロック回路２０て
選はれたクロックか、カウンタ２１に人力され、カウン
トし始める。カウンタ２１がオーバーフローするとオー
バーフロー（ＯＶＦと略す）信号が出力される。アンド
回路２２． ２３は出力バッファレジスタ１１．１２が
各々“Ｈｕの時、ＯＶＦ信号を出力するようになってい
るため、アンド回路２２の出力のみ第２図のＤのＯＶＦ
信号を出力する。この信号をトリ力として出力バッファ
レジスタ１１の値１１ ＨＩＩが出力ラッチレジスタ９
に転送され、Ａ出力は′Ｈ”となる。するとオア回路１
９の出力は“Ｈ１１のままとなり、カウンタ２１にクロ
ックは供給されず、カウントを停止する。従って、第２
図の遅延時間幅ｔはカウントクロック回路２０で選択さ
れたクロック周期Ｔとカウンタ２１のビット数ｎにより
、下式で求められる。
ア回路１９の出力から１．カウントクロック回路２０て
選はれたクロックか、カウンタ２１に人力され、カウン
トし始める。カウンタ２１がオーバーフローするとオー
バーフロー（ＯＶＦと略す）信号が出力される。アンド
回路２２． ２３は出力バッファレジスタ１１．１２が
各々“Ｈｕの時、ＯＶＦ信号を出力するようになってい
るため、アンド回路２２の出力のみ第２図のＤのＯＶＦ
信号を出力する。この信号をトリ力として出力バッファ
レジスタ１１の値１１ ＨＩＩが出力ラッチレジスタ９
に転送され、Ａ出力は′Ｈ”となる。するとオア回路１
９の出力は“Ｈ１１のままとなり、カウンタ２１にクロ
ックは供給されず、カウントを停止する。従って、第２
図の遅延時間幅ｔはカウントクロック回路２０で選択さ
れたクロック周期Ｔとカウンタ２１のビット数ｎにより
、下式で求められる。
ｔ＝ＴＸ２’
次にＡ出力をＩＩＬＩＺ Ｂ出力をＩＩＨ”に反転す
るのも同様の方法になる。つまり反転値を出力バッファ
レシスタ１１にｒｉＬ”、出力バッファレジスタ１２に
“Ｈ′′と入れる。比較用レジスタ１５には前回のカウ
ンタ１４との一致信号時に今回の反転時期の値を入れて
おく。カウンタ１４は一致により、再ひ０よりカウント
し始めている。そして、カウンタ１４と比較用レジスタ
１５か同じ値を取ると、比較回路１６により、一致信号
をアンド回路１７．１８に送る。すると出力ラッチレジ
スタ９．１０との論理積より、アンド回路１７の出力の
み、第２図Ｃの一致信号を出力する。この一致信号かト
リガとなり、出力バッファレジスタ１１の値１１ Ｌ
＋１が出力ラッチレジスタ９に転送され、Ａ出力はｉｆ
Ｌ ＋１となる。出力ラッチレジスタ９゜１０か共に
１１ Ｌ ＋１が入ると、オア回路１９の出力からカウ
ントクロック回路２０で選ばれたクロックがカウンタ２
１に入力され、カウントし始める。
るのも同様の方法になる。つまり反転値を出力バッファ
レシスタ１１にｒｉＬ”、出力バッファレジスタ１２に
“Ｈ′′と入れる。比較用レジスタ１５には前回のカウ
ンタ１４との一致信号時に今回の反転時期の値を入れて
おく。カウンタ１４は一致により、再ひ０よりカウント
し始めている。そして、カウンタ１４と比較用レジスタ
１５か同じ値を取ると、比較回路１６により、一致信号
をアンド回路１７．１８に送る。すると出力ラッチレジ
スタ９．１０との論理積より、アンド回路１７の出力の
み、第２図Ｃの一致信号を出力する。この一致信号かト
リガとなり、出力バッファレジスタ１１の値１１ Ｌ
＋１が出力ラッチレジスタ９に転送され、Ａ出力はｉｆ
Ｌ ＋１となる。出力ラッチレジスタ９゜１０か共に
１１ Ｌ ＋１が入ると、オア回路１９の出力からカウ
ントクロック回路２０で選ばれたクロックがカウンタ２
１に入力され、カウントし始める。
再び遅延時間を後ＯＶＦ信号が出力される。アンド回路
２２．２３は出力バッファレシスタ１１゜１２０値より
アンド回路２３の出力のみ第３図のＤのＯＶＦ信号を出
力する。このＯＶＦ信号がトリガとなり、出力ハッファ
レシスタ１２の値１ｆＨ″が出力ラッチレジスタ１０に
転送され、Ｂ出力はｉｌ ＨＩＩとなる。すると、オア
回路１９の出力は“Ｈ”のままとなり、カウンタ２１の
カウントは停止する。以上の事を繰り返すと、第２図の
Ａ。
２２．２３は出力バッファレシスタ１１゜１２０値より
アンド回路２３の出力のみ第３図のＤのＯＶＦ信号を出
力する。このＯＶＦ信号がトリガとなり、出力ハッファ
レシスタ１２の値１ｆＨ″が出力ラッチレジスタ１０に
転送され、Ｂ出力はｉｌ ＨＩＩとなる。すると、オア
回路１９の出力は“Ｈ”のままとなり、カウンタ２１の
カウントは停止する。以上の事を繰り返すと、第２図の
Ａ。
Ｂのように一方が“Ｈ”から“Ｌ”に反転後、を時間の
遅延後、もう一方が１１ Ｌ ＋！から“Ｈ″に反転す
るタイミングとなる。第３図のスイッチング素子２と３
，４と５，６と７を第２図のＡとＢの回路を３組マイコ
ンに内蔵すると、自動的に遅延時間ｔの遅延出力を持つ
インバータのパルス幅変調制御が可能となる。
遅延後、もう一方が１１ Ｌ ＋！から“Ｈ″に反転す
るタイミングとなる。第３図のスイッチング素子２と３
，４と５，６と７を第２図のＡとＢの回路を３組マイコ
ンに内蔵すると、自動的に遅延時間ｔの遅延出力を持つ
インバータのパルス幅変調制御が可能となる。
［発明の効果］
以上説明したように本発明は、遅延時間ｔをマイコンの
ハードで形成するので２出力の反転値を出力バッファレ
ジスタに同時に書き込むことができ、一方の出力の反転
後にもう一方の出力バッファレジスタ及び遅延時間ｔを
比較用レジスタに書き込む必要がない。その結果、その
書き込み時間−９＝ １〇− 以下の短い遅延時間ｔを設定できるという効果を得られ
る。
ハードで形成するので２出力の反転値を出力バッファレ
ジスタに同時に書き込むことができ、一方の出力の反転
後にもう一方の出力バッファレジスタ及び遅延時間ｔを
比較用レジスタに書き込む必要がない。その結果、その
書き込み時間−９＝ １〇− 以下の短い遅延時間ｔを設定できるという効果を得られ
る。
第１図は本発明の一実施例を示すブロック図、第２図は
一実施例のタイミングチャート図、第３図はインバータ
の逆変換部の概略回路図、第４図は従来の出力制御回路
のブロック図である。 ２０・・・・・・・・カウントクロック回路、２１・・
・・・・・・カウンタ、 ２２．２３・・・・・アンド回路。
一実施例のタイミングチャート図、第３図はインバータ
の逆変換部の概略回路図、第４図は従来の出力制御回路
のブロック図である。 ２０・・・・・・・・カウントクロック回路、２１・・
・・・・・・カウンタ、 ２２．２３・・・・・アンド回路。
Claims (1)
- 【特許請求の範囲】 カウントクロックを計数する第１カウンタと、比較値を
書き換え可能に保持する比較用レジスタと、カウンタの
計数値と比較値とを比較し一致信号を出力する比較回路
と、オン値またはオフ値をそれぞれ書き換え可能に保持
する複数の出力バッファレジスタと、該出力バッファレ
ジスタに対応して設けられた複数の出力ラッチレジスタ
とを有するマイクロコンピュータの出力制御回路におい
て、 カウントクロックを発生するカウントクロック回路と、 カウントクロックを計数し計数信号を出力する第２カウ
ンタと、 一致信号に応答し、オン値を保持している出力ラッチレ
ジスタについてのみ出力バッファレジスタから出力ラッ
チレジスタへのデータ転送を許容する第１論理回路部と
、 計数信号に応答し、オン値を保持している出力バッファ
レジスタについてのみ出力バッファレジスタから出力ラ
ッチレジスタへのデータ転送を許容する第２論理回路部
とを設けたことを特徴とするマイクロコンピュータの出
力制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1713689A JP2754654B2 (ja) | 1989-01-26 | 1989-01-26 | マイクロコンピュータの出力制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1713689A JP2754654B2 (ja) | 1989-01-26 | 1989-01-26 | マイクロコンピュータの出力制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02196360A true JPH02196360A (ja) | 1990-08-02 |
| JP2754654B2 JP2754654B2 (ja) | 1998-05-20 |
Family
ID=11935606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1713689A Expired - Fee Related JP2754654B2 (ja) | 1989-01-26 | 1989-01-26 | マイクロコンピュータの出力制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2754654B2 (ja) |
-
1989
- 1989-01-26 JP JP1713689A patent/JP2754654B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2754654B2 (ja) | 1998-05-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |