JPS61164323A - タイミングパルス形成回路 - Google Patents
タイミングパルス形成回路Info
- Publication number
- JPS61164323A JPS61164323A JP60005295A JP529585A JPS61164323A JP S61164323 A JPS61164323 A JP S61164323A JP 60005295 A JP60005295 A JP 60005295A JP 529585 A JP529585 A JP 529585A JP S61164323 A JPS61164323 A JP S61164323A
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- gate
- input
- timing
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
- H03K5/1515—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs non-overlapping
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、１種のパルス信号からこれとはタイミングが
異なる２種のタイミングパルスを形成することができる
タイミングパルス形成回路に関する。
異なる２種のタイミングパルスを形成することができる
タイミングパルス形成回路に関する。
従来の技術
ディジタル論理回路においては、１種のパルス信号から
これとは異なる２種のタイミングパルスを形成し、これ
らのタイミングパルスで回路動作を制御する場合がまま
発生する。
これとは異なる２種のタイミングパルスを形成し、これ
らのタイミングパルスで回路動作を制御する場合がまま
発生する。
第３図は、このようなタイミングパルスを形成するにあ
たり使用されていた従来のタイミングパルス形成回路を
示すブロック図であり、パルス信号が印加される端子１
に遅延時間が異なる遅延回路２と３を繋ぎ、これらの回
路の出力端に接続した出力端子４と６からタイミングパ
ルスを取り出す構成となっている。
たり使用されていた従来のタイミングパルス形成回路を
示すブロック図であり、パルス信号が印加される端子１
に遅延時間が異なる遅延回路２と３を繋ぎ、これらの回
路の出力端に接続した出力端子４と６からタイミングパ
ルスを取り出す構成となっている。
第４図は、上記のタイミングパルス形成回路における入
力パルスＰ１、出力端子４と６に得られルタイミングパ
ルスＰ２およびＰ３の関係を示すタイミング図であり、
遅延回路２と３の遅延時間をτ１ とτ２とすると、タ
イミングパルスＰ１ は、その立上りと立下シの時刻が
入力パルスの立上り時刻ｔ１ と立下シ時刻ｔ２から
それぞれ時間τ１だけ遅れたパルスとなり、また、タイ
ミングパルスＰ は同様に時刻ｔ１ とｔ２に対して時
間τ２だけ遅れたパルスとなる。
力パルスＰ１、出力端子４と６に得られルタイミングパ
ルスＰ２およびＰ３の関係を示すタイミング図であり、
遅延回路２と３の遅延時間をτ１ とτ２とすると、タ
イミングパルスＰ１ は、その立上りと立下シの時刻が
入力パルスの立上り時刻ｔ１ と立下シ時刻ｔ２から
それぞれ時間τ１だけ遅れたパルスとなり、また、タイ
ミングパルスＰ は同様に時刻ｔ１ とｔ２に対して時
間τ２だけ遅れたパルスとなる。
発明が解決しようとする問題点
かかる従来のタイミングパルス形成回路により形成され
るタイミングパルスＰ２とＰ３は、第４図で示したよう
に位相がシフトした関係にある。
るタイミングパルスＰ２とＰ３は、第４図で示したよう
に位相がシフトした関係にある。
このため、タイミングパルスＰ２のパルス幅により制御
される回路動作とタイミングパルスＰ３のパルス幅によ
シ制御される回路動作との間に、前者の回路動作中に後
者の回路動作が完了する関係を成立させることはできな
い。したがって、このような関係の回路動作制御が要求
されるディジタル論理回路に従来のタイミングパルス形
成回路を用いることはできなかった。
される回路動作とタイミングパルスＰ３のパルス幅によ
シ制御される回路動作との間に、前者の回路動作中に後
者の回路動作が完了する関係を成立させることはできな
い。したがって、このような関係の回路動作制御が要求
されるディジタル論理回路に従来のタイミングパルス形
成回路を用いることはできなかった。
問題点を解決するだめの手段
本発明のタイミングパルス形成回路は、入力パルスが印
加される端子へ第１のゲート入力端子が信号遅延手段を
介して接続され、第２のゲート入力端子が直接接続され
た論理和ゲートと、前記入力パルスが印加される端子へ
第１のゲート入力端子が信号遅延手段を介して接続され
、第２のゲート入力端子が直接接続された論理積ゲート
とを具備し、前記論理和ゲートと論理積ゲートの出力端
子に第１および第２のタイミングパルスを発生させる構
成となっている。
加される端子へ第１のゲート入力端子が信号遅延手段を
介して接続され、第２のゲート入力端子が直接接続され
た論理和ゲートと、前記入力パルスが印加される端子へ
第１のゲート入力端子が信号遅延手段を介して接続され
、第２のゲート入力端子が直接接続された論理積ゲート
とを具備し、前記論理和ゲートと論理積ゲートの出力端
子に第１および第２のタイミングパルスを発生させる構
成となっている。
作用
このように構成された本発明のタイミングパルス形成回
路によれば、論理和ゲートの出力端子への第１のタイミ
ングパルスの発生開始時期よりも論理積ゲートの出力端
子への第２のタイミングパルスの発生開始時期が遅れ、
また、第１のタイミングパルスの発生終了時期よりも早
い時点で第２のタイミングパルスの発生が終了する関係
を成立させて２種のタイミングパルスを形成することが
できる。
路によれば、論理和ゲートの出力端子への第１のタイミ
ングパルスの発生開始時期よりも論理積ゲートの出力端
子への第２のタイミングパルスの発生開始時期が遅れ、
また、第１のタイミングパルスの発生終了時期よりも早
い時点で第２のタイミングパルスの発生が終了する関係
を成立させて２種のタイミングパルスを形成することが
できる。
実施例
以下に第１図および第２図を参照して本発明のタイミン
グパルス形成回路の構成と動作について詳細に説明する
。
グパルス形成回路の構成と動作について詳細に説明する
。
第１図は、本発明のタイミングパルス形成回路の一例を
示す回路図であシ、パルス信号が印加される端子１に各
一方のゲート入力端子が直結される関係でＮＯＲゲート
６とＮＡＮＤゲート７が配置され、また、ＮＯＲゲート
６の他方のゲート入力端子と端子１との間にインバータ
８と９が直列に接続されるとともにＮＡＮＤゲート７の
他方のゲート入力端子と端子１との間にインバータ１０
と１１力；直列に接続され、さらに、ＮＯＲゲート６と
ＮＡＮＤゲート７の出力端にタイミングパルスの出力端
子４と５を接続した構成となっている。
示す回路図であシ、パルス信号が印加される端子１に各
一方のゲート入力端子が直結される関係でＮＯＲゲート
６とＮＡＮＤゲート７が配置され、また、ＮＯＲゲート
６の他方のゲート入力端子と端子１との間にインバータ
８と９が直列に接続されるとともにＮＡＮＤゲート７の
他方のゲート入力端子と端子１との間にインバータ１０
と１１力；直列に接続され、さらに、ＮＯＲゲート６と
ＮＡＮＤゲート７の出力端にタイミングパルスの出力端
子４と５を接続した構成となっている。
このように構成したタイミングパルス形成回路の動作な
らびに入力パルスとタイミングパルスとの関係を第２図
に示す入力パルスＰ１、出力端子４と６に得られるタイ
ミングパルスＰ４なラヒニＰ６のタイミング図をも併せ
て参照して詳しく説明する。
らびに入力パルスとタイミングパルスとの関係を第２図
に示す入力パルスＰ１、出力端子４と６に得られるタイ
ミングパルスＰ４なラヒニＰ６のタイミング図をも併せ
て参照して詳しく説明する。
端子１に第２図で示す入力パルスＰ１が印加され、時刻
ｔ、テソルベルカｏ −ｖ ヘル（以下”Ｌ Ｉ＋レベ
ルと記ス）からノ・イレベル（以下“Ｈ″レベル記す）
へと変化すると、ＮＯＲゲート６ではゲート入力端子に
直結される入力パルスが優先され、出力端子４の論理レ
ベルは、直ちに゛Ｈ″レベルからＩＴ Ｌ Ｉ＋レベル
へと変化する。一方、ＮＡＮＤゲート７の２つのゲート
入力端子の時刻ｔ１Ｋ オ’ｒｊ ル論ｆＭレベルは″
Ｈ″ルベルト” Ｌ ”レベルであり、このため、出力
端子５の論理レベルはＨ”レベルとなっている。ところ
で、インバータ１０と１１によって設定される遅延時間
τ４が経過するとインバータ１１の出力レベルがｆｆ
ＨＩ＋レベルに変化して双方のゲート入力端子の論理レ
ベルが”ＨＩ＋レベルとなシ、出力端子５の論理レベル
ｌｄ”Ｌ”レベルカラ” Ｈ”レベルニ変化スル。
ｔ、テソルベルカｏ −ｖ ヘル（以下”Ｌ Ｉ＋レベ
ルと記ス）からノ・イレベル（以下“Ｈ″レベル記す）
へと変化すると、ＮＯＲゲート６ではゲート入力端子に
直結される入力パルスが優先され、出力端子４の論理レ
ベルは、直ちに゛Ｈ″レベルからＩＴ Ｌ Ｉ＋レベル
へと変化する。一方、ＮＡＮＤゲート７の２つのゲート
入力端子の時刻ｔ１Ｋ オ’ｒｊ ル論ｆＭレベルは″
Ｈ″ルベルト” Ｌ ”レベルであり、このため、出力
端子５の論理レベルはＨ”レベルとなっている。ところ
で、インバータ１０と１１によって設定される遅延時間
τ４が経過するとインバータ１１の出力レベルがｆｆ
ＨＩ＋レベルに変化して双方のゲート入力端子の論理レ
ベルが”ＨＩ＋レベルとなシ、出力端子５の論理レベル
ｌｄ”Ｌ”レベルカラ” Ｈ”レベルニ変化スル。
次いで、時刻ｔ２で入力パルスＰ１がＩＩ ＨＩＩレベ
ルからＬ”レベルへと変化すると、ＨＡＮＤゲート７で
は入力パルスが直結されるゲート入力端子の論理レベル
のみが”Ｌ”レベルへと変化するため、出力端子５の論
理レベルは直ちにＬ Ｉ＋レベルから”Ｈ”レベルへと
変化する。一方、ＮＯＲゲート６では、同様に入力パル
スが直結される側のゲート入力端子の論理レベルが時刻
ｔ２で“Ｌ″レベルと変化するが、インバータ９の出力
レベルはＨ“ルベルに保持され、これが優先される。
ルからＬ”レベルへと変化すると、ＨＡＮＤゲート７で
は入力パルスが直結されるゲート入力端子の論理レベル
のみが”Ｌ”レベルへと変化するため、出力端子５の論
理レベルは直ちにＬ Ｉ＋レベルから”Ｈ”レベルへと
変化する。一方、ＮＯＲゲート６では、同様に入力パル
スが直結される側のゲート入力端子の論理レベルが時刻
ｔ２で“Ｌ″レベルと変化するが、インバータ９の出力
レベルはＨ“ルベルに保持され、これが優先される。
したがって、出力端子４の論理レベルはｎ Ｌ １１レ
ベルに保持される。そして、時刻ｔ２からインバータ８
と９によって設定される遅延時間τ３が経過したところ
でインバータ９の出力レベルが”Ｌ Ｉ＋レベルとなり
、この時点で出力端子４の論理レベルがＨ”レベルへと
変化する。
ベルに保持される。そして、時刻ｔ２からインバータ８
と９によって設定される遅延時間τ３が経過したところ
でインバータ９の出力レベルが”Ｌ Ｉ＋レベルとなり
、この時点で出力端子４の論理レベルがＨ”レベルへと
変化する。
以上の動作がくり返されることにより、第２図で示すタ
イミングパルスＰ４とＰ６が形成される。
イミングパルスＰ４とＰ６が形成される。
なお、以上の説明では、信号遅延手段としてインバータ
の２段縦続接続体を示したが、この段数を変化させるこ
と、あるいはインバータにかえて電荷連送形の遅延回路
など他の信号遅延手段を用いることなどの変更が可能で
ある。まだ、論理和ゲートおよび論理積ゲートをＯＲゲ
ートおよびＡＮＤゲートとすることもできる。
の２段縦続接続体を示したが、この段数を変化させるこ
と、あるいはインバータにかえて電荷連送形の遅延回路
など他の信号遅延手段を用いることなどの変更が可能で
ある。まだ、論理和ゲートおよび論理積ゲートをＯＲゲ
ートおよびＡＮＤゲートとすることもできる。
発明の効果
本発明によれば、入力パルスをもとに形成され、かつ、
所定のパルス幅をもつ第１のタイミングパルスと、この
第１のタイミングパルスの発生期間内に発生され、しか
も立下りならびに立上り時期が第１のタイミングパルス
のそれとは合致することのない第２のタイミングパルス
とが形成される。
所定のパルス幅をもつ第１のタイミングパルスと、この
第１のタイミングパルスの発生期間内に発生され、しか
も立下りならびに立上り時期が第１のタイミングパルス
のそれとは合致することのない第２のタイミングパルス
とが形成される。
しだがって、第１のタイミングパルスＰ４のパルス幅で
制御される回路動作中に第２のタイミングパルスＰ６の
パルス幅で制御される回路動作を実行し、かつ、この回
路動作が完了する回路動作制御が実現される。
制御される回路動作中に第２のタイミングパルスＰ６の
パルス幅で制御される回路動作を実行し、かつ、この回
路動作が完了する回路動作制御が実現される。
第１図は本発明のタイミングパルス形成回路の構成例を
示す図、第２図は同回路における入力パルスとタイミン
グパルスの関係を示すタイミング図、第３図は従来のタ
イミングパルス形成回路の構成を示すブロック図、第４
図は同回路における入力パルスとタイミングパルスの関
係を示すタイミング図である。 １・・・入力パルス印加端子、２．３・・ 遅延回路、
４，５・−・タイミングパルスの出力端子、６・・・・
ＮＯＲゲート、７・・・・・ＮＡＮＤゲート、８〜１１
・・・・・インバータ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名６−
−−ＮＯＲゲート ７−−−ＮＡＮＯグ′−ト ８〜ｌｌ−ｍ−インバーク 第２図
示す図、第２図は同回路における入力パルスとタイミン
グパルスの関係を示すタイミング図、第３図は従来のタ
イミングパルス形成回路の構成を示すブロック図、第４
図は同回路における入力パルスとタイミングパルスの関
係を示すタイミング図である。 １・・・入力パルス印加端子、２．３・・ 遅延回路、
４，５・−・タイミングパルスの出力端子、６・・・・
ＮＯＲゲート、７・・・・・ＮＡＮＤゲート、８〜１１
・・・・・インバータ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名６−
−−ＮＯＲゲート ７−−−ＮＡＮＯグ′−ト ８〜ｌｌ−ｍ−インバーク 第２図
Claims (1)
- 入力パルスを所定の時間だけ遅延させる第１および第２
の信号遅延手段、第１のゲート入力端子に前記第１の信
号遅延手段の出力が入力され、第２のゲート入力端子に
前記入力パルスが直接入力される論理和ゲートおよび第
１のゲート入力端子に前記第２の遅延手段の出力が入力
され、第２のゲート入力端子に前記入力パルスが直接入
力される論理積ゲートを備えてなり、同論理積ゲートお
よび前記論理和ゲートの出力端子に第１および第２のタ
イミングパルスを発生させることを特徴とするタイミン
グパルス形成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60005295A JPS61164323A (ja) | 1985-01-16 | 1985-01-16 | タイミングパルス形成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60005295A JPS61164323A (ja) | 1985-01-16 | 1985-01-16 | タイミングパルス形成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61164323A true JPS61164323A (ja) | 1986-07-25 |
Family
ID=11607253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60005295A Pending JPS61164323A (ja) | 1985-01-16 | 1985-01-16 | タイミングパルス形成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61164323A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54122537A (en) * | 1978-03-15 | 1979-09-22 | Suzuki Motor Co | Preparation of swing arm for twoowheel barrow |
| JPS58188530A (ja) * | 1982-04-28 | 1983-11-04 | Teruaki Yoshida | 自動二輪車用リア−フオ−クの製造方法 |
-
1985
- 1985-01-16 JP JP60005295A patent/JPS61164323A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54122537A (en) * | 1978-03-15 | 1979-09-22 | Suzuki Motor Co | Preparation of swing arm for twoowheel barrow |
| JPS58188530A (ja) * | 1982-04-28 | 1983-11-04 | Teruaki Yoshida | 自動二輪車用リア−フオ−クの製造方法 |
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