JPH0444415A - パルス発生回路 - Google Patents
パルス発生回路Info
- Publication number
- JPH0444415A JPH0444415A JP2153410A JP15341090A JPH0444415A JP H0444415 A JPH0444415 A JP H0444415A JP 2153410 A JP2153410 A JP 2153410A JP 15341090 A JP15341090 A JP 15341090A JP H0444415 A JPH0444415 A JP H0444415A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- flip
- output
- flop
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 13
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 102100023696 Histone-lysine N-methyltransferase SETDB1 Human genes 0.000 description 1
- 101710168120 Histone-lysine N-methyltransferase SETDB1 Proteins 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、複数の７フトレジスタを環状に接続したパル
ス発生回路に関するものである。
ス発生回路に関するものである。
従来よりパルス発生回路としてリング・カウンタが用い
られている。リング・カウンタとは、シフトレジスタを
環状に接続したもので、初期値として一つの１をセット
することで１の存在するビット位置によってシフトクロ
ックをカウントするものである。このカウンタがパルス
発生回路として用いられるのは、任意の周期が取れ、ま
たゲートによる計算出力の組合せによって任意の波形が
作れるからである。
られている。リング・カウンタとは、シフトレジスタを
環状に接続したもので、初期値として一つの１をセット
することで１の存在するビット位置によってシフトクロ
ックをカウントするものである。このカウンタがパルス
発生回路として用いられるのは、任意の周期が取れ、ま
たゲートによる計算出力の組合せによって任意の波形が
作れるからである。
この従来例に係るパルス発生回路を第９図、第１０図（
ａ）〜（ｆ）に基づいて説明する。
ａ）〜（ｆ）に基づいて説明する。
第９図は３個のフリップフロップ回路３１．３２．３３
とＮＯＲ回路３４から構成されたパルス発生回路の電気
回路図、第１０図はその回路各部の動作を示すタイムチ
ャートである。なお、これらの図面において、ＣＬＫは
クロック入力端子、Ｄはデータ入力端子、Ｑはデータ出
力端子、ＱＢは反転のデータ出力端子を示している。
とＮＯＲ回路３４から構成されたパルス発生回路の電気
回路図、第１０図はその回路各部の動作を示すタイムチ
ャートである。なお、これらの図面において、ＣＬＫは
クロック入力端子、Ｄはデータ入力端子、Ｑはデータ出
力端子、ＱＢは反転のデータ出力端子を示している。
第９図に示すパルス発生回路では、第１０図（ａ）〜（
ｆ）かられかるように、ＣＬＫに入力されたクロック入
力信号が１１時点においてフリップフロップ回路３１の
データ出力Ｘ １フリップフロップ回路３２のデータ出
力Ｘ２はそれぞれｒＬＪを示しており、フリップフロッ
プ回路３３のデータ出力Ｘ３はｒＨＪから「Ｌ」へ変化
する。
ｆ）かられかるように、ＣＬＫに入力されたクロック入
力信号が１１時点においてフリップフロップ回路３１の
データ出力Ｘ １フリップフロップ回路３２のデータ出
力Ｘ２はそれぞれｒＬＪを示しており、フリップフロッ
プ回路３３のデータ出力Ｘ３はｒＨＪから「Ｌ」へ変化
する。
したかって、ｔ１時点経過後のＮＯＲ回路３４はｘ
Ｓｘ 、ｘ か全てｒＬＪとなりＸ４はｒＨＪｌ
２ ３ を保持する。次にｔ２時点でＸｌがｒＨＪに変化する。
Ｓｘ 、ｘ か全てｒＬＪとなりＸ４はｒＨＪｌ
２ ３ を保持する。次にｔ２時点でＸｌがｒＨＪに変化する。
これはｔ 時点てＸ４がｒＨＪてあり、こ■
の出力かフリップフロップ回路３１に与えられたからで
ある。またＸ １Ｘ３についてはいずれもｒＬＪを保持
する。ｔ２時点経過後のＮＯＲ回路３４の出力Ｘ４は、
ＸｌがｒＨＪなのでｒＬ、Ｊに変化する。次にｔ３時点
ではＸｌか「Ｌ」、Ｘ２がｒＨＪにそれぞれ変化し、Ｘ
３は「Ｌ」を保持する。ｔ３時点経過後のＮＯＲ回路３
４の出力Ｘ は、Ｘ２がｒＨＪなのでｒＬＪを保持する
。
ある。またＸ １Ｘ３についてはいずれもｒＬＪを保持
する。ｔ２時点経過後のＮＯＲ回路３４の出力Ｘ４は、
ＸｌがｒＨＪなのでｒＬ、Ｊに変化する。次にｔ３時点
ではＸｌか「Ｌ」、Ｘ２がｒＨＪにそれぞれ変化し、Ｘ
３は「Ｌ」を保持する。ｔ３時点経過後のＮＯＲ回路３
４の出力Ｘ は、Ｘ２がｒＨＪなのでｒＬＪを保持する
。
ｔ４時点でも同様にシフトされフリップフロップ回路３
３のデータ出力Ｘ３がｒＨＪになる。１５時点ではＸ
１Ｘ２、Ｘ３が全てｒＬｊとなり、■ １５時点経過後のＮＯＲ回路３４の出力Ｘ４はｒＨＪに
変化する。この時点での各フリップフロップの状態はｔ
１時点の状態と同じであり、この後、同様の動作を繰り
返す。従ってフリップフロップ回路３１の反転のデータ
出力端子から得られるパルス発生回路の出力ＯＵＴは、
クロック信号４回に１回の割合で負のパルスを発生する
。
３のデータ出力Ｘ３がｒＨＪになる。１５時点ではＸ
１Ｘ２、Ｘ３が全てｒＬｊとなり、■ １５時点経過後のＮＯＲ回路３４の出力Ｘ４はｒＨＪに
変化する。この時点での各フリップフロップの状態はｔ
１時点の状態と同じであり、この後、同様の動作を繰り
返す。従ってフリップフロップ回路３１の反転のデータ
出力端子から得られるパルス発生回路の出力ＯＵＴは、
クロック信号４回に１回の割合で負のパルスを発生する
。
このようなパルス発生回路を用いてクロック信号Ｎ回に
１回の割合でパルスを発生させるには、（Ｎ−１）個の
フリップフロップ回路と（Ｎ−１）入力端子を持つＮＯ
Ｒ回路か必要である。例示すれば、クロック信号８回に
１回の割合でパルスを発生させるパルス発生回路では、
７個のフリップフロップ回路と７入力端子を持つＮＯＲ
回路か必要であり、またクロック信号１６回に１回の割
合でパルスを発生させるパルス発生回路では、１５個の
フリップフロップ回路と１５入力端子を持つＮＯＲ回路
が必要となる。
１回の割合でパルスを発生させるには、（Ｎ−１）個の
フリップフロップ回路と（Ｎ−１）入力端子を持つＮＯ
Ｒ回路か必要である。例示すれば、クロック信号８回に
１回の割合でパルスを発生させるパルス発生回路では、
７個のフリップフロップ回路と７入力端子を持つＮＯＲ
回路か必要であり、またクロック信号１６回に１回の割
合でパルスを発生させるパルス発生回路では、１５個の
フリップフロップ回路と１５入力端子を持つＮＯＲ回路
が必要となる。
このように、従来の回路を用いて周期の長い（Ｎの値の
大きい）パルスを発生させるには、多くのフリップフロ
ップ回路と多入力ＮＯＲ回路が必要となり、また回路上
の配線が多くなるなどの問題がある。特に、前述した１
５入力端子を持つＮＯＲ回路は、回路が複雑すぎて実用
的でない。
大きい）パルスを発生させるには、多くのフリップフロ
ップ回路と多入力ＮＯＲ回路が必要となり、また回路上
の配線が多くなるなどの問題がある。特に、前述した１
５入力端子を持つＮＯＲ回路は、回路が複雑すぎて実用
的でない。
本発明は、このような問題を解決させるものである。
任意に選んだ２個以上のフリップフロップ回路の出力ま
たは反転の出力を多入力ＮＡＮＤ回路のそれぞれの入力
とし、この多大力ＮＡＮＤ回路の出力をパルス発生回路
全体の出力とする。
たは反転の出力を多入力ＮＡＮＤ回路のそれぞれの入力
とし、この多大力ＮＡＮＤ回路の出力をパルス発生回路
全体の出力とする。
本発明に係るパルス発生回路によれば、タイミングのず
れた２以上の同一波形の信号が合成されることによって
所望の周期を持つパルス信号が生成される。このパルス
発生回路の構成に必要なフリップフロップ回路の数は、
所望のパルス周期がクロック信号のＮ倍のときに（Ｎ／
２）個である。
れた２以上の同一波形の信号が合成されることによって
所望の周期を持つパルス信号が生成される。このパルス
発生回路の構成に必要なフリップフロップ回路の数は、
所望のパルス周期がクロック信号のＮ倍のときに（Ｎ／
２）個である。
以下、添付図面を参照して本発明の一実施例を説明する
。
。
第１図は２個のフリップフロップ回路１１．１２とＮＡ
ＮＤ回路１３から構成される本実施例のパルス発生回路
の電気回路図、第２図（ａ）〜（ｆ）はその回路各部の
動作を示すタイムチャートである。なお、これらの図面
において、ＣＬＫはクロック入力端子、ＯＵＴはパルス
発生回路の出力端子、Ｄはデータ入力端子、Ｑはデータ
出力端子、ＱＢは反転のデータ出力端子を示している。
ＮＤ回路１３から構成される本実施例のパルス発生回路
の電気回路図、第２図（ａ）〜（ｆ）はその回路各部の
動作を示すタイムチャートである。なお、これらの図面
において、ＣＬＫはクロック入力端子、ＯＵＴはパルス
発生回路の出力端子、Ｄはデータ入力端子、Ｑはデータ
出力端子、ＱＢは反転のデータ出力端子を示している。
第１図に示すパルス発生回路は、フリップフロップ回路
１１とフリップフロップ回路１２が直列に接続されてお
り、フリップフロップ回路１２の反転のデータ出力端子
とフリップフロップ回路１１の入力端子とが接続され、
ループ状の分周回路が構成されている。そして、フリッ
プフロップ回路１１の反転のデータ出力端子とフリップ
フロップ回路１２の出力端子かＮＡＮＤ回路１３の入力
端子に接続され、ＮＡＮＤ回路１３の出力端子より、所
望のパルスが得られる。
１１とフリップフロップ回路１２が直列に接続されてお
り、フリップフロップ回路１２の反転のデータ出力端子
とフリップフロップ回路１１の入力端子とが接続され、
ループ状の分周回路が構成されている。そして、フリッ
プフロップ回路１１の反転のデータ出力端子とフリップ
フロップ回路１２の出力端子かＮＡＮＤ回路１３の入力
端子に接続され、ＮＡＮＤ回路１３の出力端子より、所
望のパルスが得られる。
次に、第２図（ａ）〜（ｆ）を用いて、前記第１図に示
すパルス発生回路の動作について説明する。
すパルス発生回路の動作について説明する。
まず、ＣＬＫに入力されたクロック入力信号が１１時点
において、フリップフロップ回路１１のデータ出力Ｘ１
は「Ｌ」、反転のデータ出力Ｘ２はｒＨＪを示している
。またフリップフロップ回路１２のデータ出力Ｘ３は「
Ｌ」、反転のデータ出力Ｘ４はｒＨＪに変化する。ｔ１
時点でのＮＡＮＤ回路１３への入力Ｘ ＳＸ はそれぞ
れｒＨＪ、ｒＬＪなのて、ｔ１時点経過後のＮＡＮＤ回
路１３の出力はｒＨＪに変化する。この出力かパルス発
生回路の出力となる。
において、フリップフロップ回路１１のデータ出力Ｘ１
は「Ｌ」、反転のデータ出力Ｘ２はｒＨＪを示している
。またフリップフロップ回路１２のデータ出力Ｘ３は「
Ｌ」、反転のデータ出力Ｘ４はｒＨＪに変化する。ｔ１
時点でのＮＡＮＤ回路１３への入力Ｘ ＳＸ はそれぞ
れｒＨＪ、ｒＬＪなのて、ｔ１時点経過後のＮＡＮＤ回
路１３の出力はｒＨＪに変化する。この出力かパルス発
生回路の出力となる。
次のｔ２時点では、フリップフロップ回路１１の入力に
ｔ１時点のＸ４のデータｒＨＪが与えられるので、デー
タ出力Ｘ１は「Ｈ」、反転のデータ出力Ｘ２はｒＬＪに
変化する。フリップフロップ回路１２の入力にはｔ１時
点のＸｌのデータｒＬＪが与えられるので、データ出力
Ｘ３は「Ｌ」、反転のデータ出力Ｘ４はｒＨＪを保持す
る。ｔ２時点でのＮＡＮＤ回路１３への入力Ｘ２、Ｘ３
はいずれもｒＬＪなので、ｔ２時点経過後のＮＡＮＤ回
路１３の出力はｒＨＪを保持し、この出力かパルス発生
回路の出力となる。
ｔ１時点のＸ４のデータｒＨＪが与えられるので、デー
タ出力Ｘ１は「Ｈ」、反転のデータ出力Ｘ２はｒＬＪに
変化する。フリップフロップ回路１２の入力にはｔ１時
点のＸｌのデータｒＬＪが与えられるので、データ出力
Ｘ３は「Ｌ」、反転のデータ出力Ｘ４はｒＨＪを保持す
る。ｔ２時点でのＮＡＮＤ回路１３への入力Ｘ２、Ｘ３
はいずれもｒＬＪなので、ｔ２時点経過後のＮＡＮＤ回
路１３の出力はｒＨＪを保持し、この出力かパルス発生
回路の出力となる。
次の１３時点ては、フリップフロップ回路１１の入力に
ｔ２時点のＸ４のデータｒＨＪか与えられるので、デー
タ出力Ｘ１は「Ｈ」、反転のデータ出力Ｘ２はｒＬＪを
保持する。フリップフロップ回路１２の入力にはｔ２時
点のＸｌのデータｒＨＪが与えられるので、データ出力
Ｘ３は「Ｈ」、反転のデータ出力Ｘ４はｒＬＪに変化す
る。１３時点でのＮＡＮＤ回路１３への入力Ｘ２、Ｘ
はそれぞれｒＬＪ、ｒＨＪなので、ｔ３時点経過後のＮ
ＡＮＤ回路１３の出力はｒＨＪを保持し、この出力がパ
ルス発生回路の出力となる。
ｔ２時点のＸ４のデータｒＨＪか与えられるので、デー
タ出力Ｘ１は「Ｈ」、反転のデータ出力Ｘ２はｒＬＪを
保持する。フリップフロップ回路１２の入力にはｔ２時
点のＸｌのデータｒＨＪが与えられるので、データ出力
Ｘ３は「Ｈ」、反転のデータ出力Ｘ４はｒＬＪに変化す
る。１３時点でのＮＡＮＤ回路１３への入力Ｘ２、Ｘ
はそれぞれｒＬＪ、ｒＨＪなので、ｔ３時点経過後のＮ
ＡＮＤ回路１３の出力はｒＨＪを保持し、この出力がパ
ルス発生回路の出力となる。
次のｔ４時点では、フリップフロップ回路１１の入力に
ｔ°時点のＸ４のデータｒＬＪか与えられるので、デー
タ出力Ｘ１は「Ｌ」、反転のデータ出力Ｘ２は「Ｈコに
変化する。フリップフロップ回路１２の入力には１３時
点のＸｌのデータｒＨＪが与えられるので、データ出力
Ｘ３は「Ｈ」、反転のデータ出力Ｘ４はｒＬＪを保持す
る。ｔ４時点でのＮＡＮＤ回路１３への入力Ｘ２、Ｘ３
はいずれもｒＨＪなので、ｔ４時点経過後のＮＡＮＤ回
路１３の出力はｒＬＪに変化し、この出力がパルス発生
回路の出力となる。
ｔ°時点のＸ４のデータｒＬＪか与えられるので、デー
タ出力Ｘ１は「Ｌ」、反転のデータ出力Ｘ２は「Ｈコに
変化する。フリップフロップ回路１２の入力には１３時
点のＸｌのデータｒＨＪが与えられるので、データ出力
Ｘ３は「Ｈ」、反転のデータ出力Ｘ４はｒＬＪを保持す
る。ｔ４時点でのＮＡＮＤ回路１３への入力Ｘ２、Ｘ３
はいずれもｒＨＪなので、ｔ４時点経過後のＮＡＮＤ回
路１３の出力はｒＬＪに変化し、この出力がパルス発生
回路の出力となる。
次のｔ５時点でのデータ出力Ｘ１〜Ｘ４はｔ１時点と同
様の出力になるので、パルス発生回路の出力もｔ１時点
と同じｒＨＪに変化する。
様の出力になるので、パルス発生回路の出力もｔ１時点
と同じｒＨＪに変化する。
このようにｔ５以降についてはｔ１以降と同じデータ出
力を繰り返すので、パルス発生回路の出力は４回のクロ
ック信号につき１回の負のパルスを発生させる。
力を繰り返すので、パルス発生回路の出力は４回のクロ
ック信号につき１回の負のパルスを発生させる。
本実施例は、２′個のフリップフロップと１個のＮＡＮ
Ｄ回路を用いることによって、４回のクロック信号につ
き１回の負のパルスを発生させるパルス発生回路か製造
できた。
Ｄ回路を用いることによって、４回のクロック信号につ
き１回の負のパルスを発生させるパルス発生回路か製造
できた。
一般的に、クロック信号のＮ倍の周期を持つパルス発生
回路は、（Ｎ／２）個のフリップフロップ回路を用いて
製造すればよい。
回路は、（Ｎ／２）個のフリップフロップ回路を用いて
製造すればよい。
前述した従来例のパルス発生回路は、３個のフリップフ
ロップと１個のＮＯＲ回路から構成されていたので、本
実施例によって配線本数と素子数が大幅に削減できたこ
とがわかる。
ロップと１個のＮＯＲ回路から構成されていたので、本
実施例によって配線本数と素子数が大幅に削減できたこ
とがわかる。
次に、本発明のもう一つの実施例を第３図に示す。
第３図は３個のフリップフロップ回路２１．２２．２３
とＮＡＮＤ回路２４から構成される本実施例のパルス発
生回路の電気回路図、第４図（ａ）〜（ｇ）はその回路
各部の動作を示すタイムチャートである。なお、これら
の図面においても第１図と同様、ＣＬＫはクロック入力
端子、ＯＵＴはパルス発生回路の出力端子、Ｄはデータ
入力端子、Ｑはデータ出力端子、ＱＢは反転のデータ出
力端子を示している。
とＮＡＮＤ回路２４から構成される本実施例のパルス発
生回路の電気回路図、第４図（ａ）〜（ｇ）はその回路
各部の動作を示すタイムチャートである。なお、これら
の図面においても第１図と同様、ＣＬＫはクロック入力
端子、ＯＵＴはパルス発生回路の出力端子、Ｄはデータ
入力端子、Ｑはデータ出力端子、ＱＢは反転のデータ出
力端子を示している。
第３図に示すパルス発生回路は、フリ・ツブフロップ回
路２１〜２３が直列に接続されており、フリップフロッ
プ回路２３の反転のデータ出力端子とフリップフロップ
回路２１の入力端子とが接続され、ループ状の分周回路
が構成されている。そして、フリップフロップ回路２２
の反転のデータ出力端子とフリップフロップ回路２３の
出力端子がＮＡＮＤ回路１３の入力端子に接続され、Ｎ
ＡＮＤ回路１３の出力端子より、所望のノマルスを発生
させる。
路２１〜２３が直列に接続されており、フリップフロッ
プ回路２３の反転のデータ出力端子とフリップフロップ
回路２１の入力端子とが接続され、ループ状の分周回路
が構成されている。そして、フリップフロップ回路２２
の反転のデータ出力端子とフリップフロップ回路２３の
出力端子がＮＡＮＤ回路１３の入力端子に接続され、Ｎ
ＡＮＤ回路１３の出力端子より、所望のノマルスを発生
させる。
次に、第４図（ａ）〜（ｇ）を用いて、前記第３図に示
すパルス発生回路の動作について説明する。
すパルス発生回路の動作について説明する。
まず、ＣＬＫに入力されたクロック入力信号が１１時点
において、フリップフロップ回路２１のデータ出力Ｘ１
はｒＬＪを示している。またフリップフロップ回路２２
のデータ出力Ｘ２はｒＬＪ、反転のデータ出力Ｘ３はｒ
ＨＪを示している。さらにフリップフロップ回路２３の
データ出力Ｘ４は「Ｌ」、反転のデータ出力Ｘ５はｒＨ
Ｊに変化する。１１時点でのＮＡＮＤ回路２４への人力
Ｘ３、Ｘ４はそれぞれｒＨＪ、ｒＬＪなのて、ｔ１時点
経過後のＮＡＮＤ回路１３の出力はｒＨＪになる。この
出力かパルス発生回路の出力となる。
において、フリップフロップ回路２１のデータ出力Ｘ１
はｒＬＪを示している。またフリップフロップ回路２２
のデータ出力Ｘ２はｒＬＪ、反転のデータ出力Ｘ３はｒ
ＨＪを示している。さらにフリップフロップ回路２３の
データ出力Ｘ４は「Ｌ」、反転のデータ出力Ｘ５はｒＨ
Ｊに変化する。１１時点でのＮＡＮＤ回路２４への人力
Ｘ３、Ｘ４はそれぞれｒＨＪ、ｒＬＪなのて、ｔ１時点
経過後のＮＡＮＤ回路１３の出力はｒＨＪになる。この
出力かパルス発生回路の出力となる。
次のｔ２時点ては、フリップフロップ回路２１の入力に
ｔ 時点のＸ５のデータｒＨＪが与えられるので、デー
タ比力Ｘ１はｒＨＪに変化する。
ｔ 時点のＸ５のデータｒＨＪが与えられるので、デー
タ比力Ｘ１はｒＨＪに変化する。
またフリップフロップ回路２２の入力には１１時点のＸ
ｌのデータ「Ｌ」が与えられるので、データ出力Ｘ は
「Ｌ」、反転のデータ出力Ｘ３はｒＨＪを保持する。さ
らにフリップフロップ回路２３の入力にはｔ 時点のＸ
２のデータ「Ｌ」か■ 与えられるので、データ出力Ｘ４は「Ｌ」、反転のデー
タ出力Ｘ はｒＨＪを保持する。ｔ２時時点 下のＮＡＮＤ回路２４への入力Ｘ ＳＸ はそれそれｒ
ＨＪ、ｒＬＪなのて、ｔ２時点経過後のＮＡＮＤ回路１
３の出力はｒＨＪを保持し、この出力かパルス発生回路
の出力となる。
ｌのデータ「Ｌ」が与えられるので、データ出力Ｘ は
「Ｌ」、反転のデータ出力Ｘ３はｒＨＪを保持する。さ
らにフリップフロップ回路２３の入力にはｔ 時点のＸ
２のデータ「Ｌ」か■ 与えられるので、データ出力Ｘ４は「Ｌ」、反転のデー
タ出力Ｘ はｒＨＪを保持する。ｔ２時時点 下のＮＡＮＤ回路２４への入力Ｘ ＳＸ はそれそれｒ
ＨＪ、ｒＬＪなのて、ｔ２時点経過後のＮＡＮＤ回路１
３の出力はｒＨＪを保持し、この出力かパルス発生回路
の出力となる。
次のｔ 時点からｔ 時点まではｔ ｔ２時点と同様
のデータ出力の動きとなり、パルス発生回路の出力は「
Ｈ」を保持する。
のデータ出力の動きとなり、パルス発生回路の出力は「
Ｈ」を保持する。
次の１６時点ては、フリップフロップ回路２１の入力に
ｔ 時点のＸ５のデータｒＬＪが与えられるので、デー
タ出力Ｘ１はｒＬＪを保持する。
ｔ 時点のＸ５のデータｒＬＪが与えられるので、デー
タ出力Ｘ１はｒＬＪを保持する。
またフリップフロップ回路２２の入力にはｔ５時点のＸ
ｌのデータｒＬＪが与えられるので、データ出力Ｘ は
「Ｌ」、反転のデータ出力Ｘ３はｒＨＪに変化する。さ
らにフリップフロップ回路２３の入力にはｔ 時点のＸ
２のデータｒＨＪが与えられるので、データ出力Ｘ４は
「Ｈ」、反転のデータ出力Ｘ はｒＬＪを保持する。ｔ
６時点でのＮＡＮＤ回路２４への入力Ｘ １Ｘ はいず
れもｒＨＪなので、１６時点経過後のＮＡＮＤ回路１３
の出力はｒＬＪに変化し、この出力がパルス発生回路の
出力となる。
ｌのデータｒＬＪが与えられるので、データ出力Ｘ は
「Ｌ」、反転のデータ出力Ｘ３はｒＨＪに変化する。さ
らにフリップフロップ回路２３の入力にはｔ 時点のＸ
２のデータｒＨＪが与えられるので、データ出力Ｘ４は
「Ｈ」、反転のデータ出力Ｘ はｒＬＪを保持する。ｔ
６時点でのＮＡＮＤ回路２４への入力Ｘ １Ｘ はいず
れもｒＨＪなので、１６時点経過後のＮＡＮＤ回路１３
の出力はｒＬＪに変化し、この出力がパルス発生回路の
出力となる。
次のｔ 時点でのデータ出力Ｘ −Ｘ５は１１時点と同
様の出力になるので、パルス発生回路の出力し１１時点
と同しｒＨＪに変化する。
様の出力になるので、パルス発生回路の出力し１１時点
と同しｒＨＪに変化する。
このようにｔ 以降についてはｔ１以降と同じデータ出
力を繰り返すので、パルス発生回路の出力は６回のクロ
ック信号につき１回の負のパルスを発生させる。
力を繰り返すので、パルス発生回路の出力は６回のクロ
ック信号につき１回の負のパルスを発生させる。
本実施例では、３個のフリップフロップ回路と１個のＮ
ＡＮＤ回路を用いることによって、６回のクロック信号
につき１［＋−！］の負のパルスを発生させるパルス発
生回路か製造できた。従来例のパルス発生回路を用いて
同しパルスを発生させるには、５個のフリップフロップ
回路と１個のＮＯＲ回路が必要となる。さらにこのＮＯ
Ｒ回路は５本の入力端子を持つため、配線本数が非割に
多くなる。
ＡＮＤ回路を用いることによって、６回のクロック信号
につき１［＋−！］の負のパルスを発生させるパルス発
生回路か製造できた。従来例のパルス発生回路を用いて
同しパルスを発生させるには、５個のフリップフロップ
回路と１個のＮＯＲ回路が必要となる。さらにこのＮＯ
Ｒ回路は５本の入力端子を持つため、配線本数が非割に
多くなる。
本実施例のパルス発生回路は従来例に比べて、配線本数
と素子数を大幅に削減できたことがわかる。
と素子数を大幅に削減できたことがわかる。
さらに、応用例として以下に２つの例を示す。
第１の例は、第３図に示した実施例の応用で、この応用
例ではフリップフロップ２２の反転した出力端子とＮＡ
ＮＤ回路２４の入力端子との接続を、フリップフロップ
２１の反転した出力端子とＮＡＮＤ回路２４の入力端子
との接続に変更することによって、クロツク信号２パル
ス分の幅で６クロツク分の周期を持つパルスを発生させ
るものである。この応用例を第５図と第６図（ａ）〜（
ｇ）に示す。
例ではフリップフロップ２２の反転した出力端子とＮＡ
ＮＤ回路２４の入力端子との接続を、フリップフロップ
２１の反転した出力端子とＮＡＮＤ回路２４の入力端子
との接続に変更することによって、クロツク信号２パル
ス分の幅で６クロツク分の周期を持つパルスを発生させ
るものである。この応用例を第５図と第６図（ａ）〜（
ｇ）に示す。
第２の例は、４個のフリップフロップ回路と２個のＮＡ
ＮＤ回路を用いて、クロツク信号８クロツク分の周期を
持つ位相の異なる２つのパルスを発生させるものである
。この応用例を第７図と第８図（ａ）〜（」）に示す。
ＮＤ回路を用いて、クロツク信号８クロツク分の周期を
持つ位相の異なる２つのパルスを発生させるものである
。この応用例を第７図と第８図（ａ）〜（」）に示す。
これらの２つの応用例以外にもフリップフロップ回路の
個数とＮＡＮＤ回路の個数、およびフリップフロップ回
路の出力端子とＮＡＮＤ回路の入力端子の接続方法とを
調整することによって、所望のパルス信号を発生させる
ことができる。
個数とＮＡＮＤ回路の個数、およびフリップフロップ回
路の出力端子とＮＡＮＤ回路の入力端子の接続方法とを
調整することによって、所望のパルス信号を発生させる
ことができる。
なお、実施例においては、電源投入時の初期化について
議論しなかったが、初期化が必要な場合にはＳＥＴ／Ｒ
ＥＳＥＴ機能付フリップフロップ回路を用いれば良い。
議論しなかったが、初期化が必要な場合にはＳＥＴ／Ｒ
ＥＳＥＴ機能付フリップフロップ回路を用いれば良い。
本発明に係るパルス発生回路であれば、配線本数と素子
数が従来に比べて大幅に削減されるので、占有面積の小
さな消費電力の低い回路か製造できる。また占有面積か
小さければ配線も短くなるので速度性能が向上する。さ
らに、複数のフリップフロップ回路の出力端子から任意
に信号を取り出すことによって、所望のパルス信号を発
生させることができる。
数が従来に比べて大幅に削減されるので、占有面積の小
さな消費電力の低い回路か製造できる。また占有面積か
小さければ配線も短くなるので速度性能が向上する。さ
らに、複数のフリップフロップ回路の出力端子から任意
に信号を取り出すことによって、所望のパルス信号を発
生させることができる。
第１図は本発明の実施例のパルス発生回路の回路図、第
２図はこの実施例の動作を示す波形図、第３図は本発明
の実施例のパルス発生回路の回路図、第４図はこの実施
例の動作を示す波形図、第５図は本発明の応用例のパル
ス発生回路の回路図、第６図はこの応用例の動作を示す
波形図、第７図は本発明の応用例のパルス発生回路の回
路図、第８図はこの応用例の動作を示す波形図、第９図
は本発明の従来例のパルス発生回路の回路図、第１０図
はこの従来例の動作を示す波形図。 １１・・・フリップフロップ回路、１２・・フリップフ
ロップ回路、１３・・・ＮＡＮＤ回路。
２図はこの実施例の動作を示す波形図、第３図は本発明
の実施例のパルス発生回路の回路図、第４図はこの実施
例の動作を示す波形図、第５図は本発明の応用例のパル
ス発生回路の回路図、第６図はこの応用例の動作を示す
波形図、第７図は本発明の応用例のパルス発生回路の回
路図、第８図はこの応用例の動作を示す波形図、第９図
は本発明の従来例のパルス発生回路の回路図、第１０図
はこの従来例の動作を示す波形図。 １１・・・フリップフロップ回路、１２・・フリップフ
ロップ回路、１３・・・ＮＡＮＤ回路。
Claims (1)
- 【特許請求の範囲】 １、複数のフリップフロップ回路を直列に接続して、か
つ最終段のフリップフロップ回路の反転の出力を初段の
フリップフロップ回路に接続し、前記フリップフロップ
回路の内、２以上のフリップフロップ回路の出力または
反転の出力を基本論理ゲートあるいは基本論理ゲートの
組合せへの入力とし、この基本論理ゲートあるいは基本
論理ゲートの組合せからの出力をパルス発生回路全体の
出力とすることを特徴とするパルス発生回路。 ２、隣接した２個のフリップフロップ回路の出力または
反転の出力を基本論理ゲートあるいは基本論理ゲートの
組合せへのそれぞれの入力であることを特徴とする請求
項１記載のパルス発生回路。 ３、フリップフロップ回路をＮ個使用した場合に得られ
るパルスパターンの周期が、フリップフロップ回路に印
加するクロック信号の周期の（Ｎ×２）倍であることを
特徴とする請求項１記載のパルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2153410A JPH0444415A (ja) | 1990-06-12 | 1990-06-12 | パルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2153410A JPH0444415A (ja) | 1990-06-12 | 1990-06-12 | パルス発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0444415A true JPH0444415A (ja) | 1992-02-14 |
Family
ID=15561881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2153410A Pending JPH0444415A (ja) | 1990-06-12 | 1990-06-12 | パルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0444415A (ja) |
-
1990
- 1990-06-12 JP JP2153410A patent/JPH0444415A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2576366B2 (ja) | 可変遅延バッファ回路 | |
| US4160173A (en) | Logic circuit with two pairs of cross-coupled nand/nor gates | |
| JPS585540B2 (ja) | タジユウカカイロ | |
| JPH0444415A (ja) | パルス発生回路 | |
| JP2690516B2 (ja) | リングカウンタ | |
| JPS6226920A (ja) | タイミング発生装置 | |
| JPH0429248B2 (ja) | ||
| JP2569498B2 (ja) | フリツプフロツプ | |
| JPH04361418A (ja) | リングオシレータ | |
| JPS61163715A (ja) | 遅延線を用いた多相クロツク発生回路 | |
| JP2001282384A (ja) | ソフトウェアによるプログラマブルなタイマユニット | |
| JPH03244217A (ja) | データの並列／直列変換回路 | |
| JPH0691425B2 (ja) | Ｄ形フリップフロップを使用した分周回路 | |
| JP2564105Y2 (ja) | パルス生成器 | |
| JPS609286B2 (ja) | タイミング信号発生回路 | |
| JPS61206312A (ja) | タイミング発生回路 | |
| JPS61206313A (ja) | タイミング発生回路 | |
| JPH02162273A (ja) | テストモード機能遂行入力回路 | |
| KR100399968B1 (ko) | 2상 가변 딜레이회로 | |
| JP3236235B2 (ja) | トグルフリップフロップ | |
| JPS61206314A (ja) | タイミング発生回路 | |
| JPH04361426A (ja) | ジョンソンカウンタ | |
| JPH0311691B2 (ja) | ||
| JPH01251916A (ja) | 多相パルス発生回路 | |
| JPS61206311A (ja) | タイミング発生回路 |