JPH02196455A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH02196455A JPH02196455A JP1015504A JP1550489A JPH02196455A JP H02196455 A JPH02196455 A JP H02196455A JP 1015504 A JP1015504 A JP 1015504A JP 1550489 A JP1550489 A JP 1550489A JP H02196455 A JPH02196455 A JP H02196455A
- Authority
- JP
- Japan
- Prior art keywords
- lead terminals
- integrated circuit
- soldering
- semiconductor integrated
- printed circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by soldering
- H05K3/3447—Lead-in-hole components
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、例えばフラットパッケージ型の半導体集積回
路装置に関する。
路装置に関する。
（従来の技術）
従来、例えばフロッピーディスク装置
（ＦＤＤ）に使用されるリード／ライト回路等を構成す
る集積回路として、第５図に示すように、フラットパッ
ケージ型の集積回路（ＩＣ）ｔｏが使用されている。こ
の型のＩＣｌ０は多数のリード端子１１を備えており、
各リード端子１１の間隔が非常に狭い。
る集積回路として、第５図に示すように、フラットパッ
ケージ型の集積回路（ＩＣ）ｔｏが使用されている。こ
の型のＩＣｌ０は多数のリード端子１１を備えており、
各リード端子１１の間隔が非常に狭い。
ところで、通常ではＩＣｌ０はプリント回路基板に実装
されて、例えばリード／ライト回路等を構成することに
なる。プリント回路基板には、第４図に示すように、各
種回路に応じた回路パターン１２が形成されている。ｒ
ｃｉｏは各リード端子１１が該当する回路パターン１２
のラウンド１３に半田付けにより接続された状態で、プ
リント回路基板１４に実装されることになる（第３図）
。このような実装工程において、例えばフラットパッケ
ージ型のＩＣｌ０では各リード端子１１の間隔が非常に
狭いため、半田付は処理の際の半田１５が隣接するリー
ド端子１１間に流れて、いわゆる半田ブリッジのような
半田付は不良が発生することが多くなる。
されて、例えばリード／ライト回路等を構成することに
なる。プリント回路基板には、第４図に示すように、各
種回路に応じた回路パターン１２が形成されている。ｒ
ｃｉｏは各リード端子１１が該当する回路パターン１２
のラウンド１３に半田付けにより接続された状態で、プ
リント回路基板１４に実装されることになる（第３図）
。このような実装工程において、例えばフラットパッケ
ージ型のＩＣｌ０では各リード端子１１の間隔が非常に
狭いため、半田付は処理の際の半田１５が隣接するリー
ド端子１１間に流れて、いわゆる半田ブリッジのような
半田付は不良が発生することが多くなる。
（発明が解決しようとする９課題）
従来の例えばフラットパッケージ型のＩＣｌ０では、各
リード端子１１の間隔が非常に狭いため、プリント回路
基板に半田付は処理による実装を行なう場合に、いわゆ
る半田ブリッジのような半田付は不良が発生し易い。こ
のため、隣接するリード端子１１間に半田ブリッジによ
る接続不良が発生し易くなり、製造歩留りを低下させる
要因となっている。
リード端子１１の間隔が非常に狭いため、プリント回路
基板に半田付は処理による実装を行なう場合に、いわゆ
る半田ブリッジのような半田付は不良が発生し易い。こ
のため、隣接するリード端子１１間に半田ブリッジによ
る接続不良が発生し易くなり、製造歩留りを低下させる
要因となっている。
本発明の目的は、プリント回路基板に半田付は処理によ
り実装する際に、隣接するリード端子間に接続不良が発
生する事態を防止し、結果的に各種回路の製造歩留りを
向上することができる半導体集積回路装置を提供するこ
とにある。
り実装する際に、隣接するリード端子間に接続不良が発
生する事態を防止し、結果的に各種回路の製造歩留りを
向上することができる半導体集積回路装置を提供するこ
とにある。
［発明の構成コ
（課題を解決するための手段と作用）
本発明は、複数のリード端子を備えた半導体集積回路装
置において、隣接する各リード端子のそれぞれの長さが
異なり、その誤差が一定であるように形成された複数の
リード端子を備えた装置である。
置において、隣接する各リード端子のそれぞれの長さが
異なり、その誤差が一定であるように形成された複数の
リード端子を備えた装置である。
このような構成により、各リード端子を半田付けして、
プリント回路基板に実装する際に、隣接する各リード端
子間にはいわゆる半田ブリッジが発生し難くなる。した
がって、各リード端子間に接続不良が発生するような事
態を防止することが可能となる。
プリント回路基板に実装する際に、隣接する各リード端
子間にはいわゆる半田ブリッジが発生し難くなる。した
がって、各リード端子間に接続不良が発生するような事
態を防止することが可能となる。
（実施例）
以下図面を参照して本発明の詳細な説明する。第１図は
同実施例に係わる例えばフラットパッケージ型の集積回
路の構成を示す平面図である。
同実施例に係わる例えばフラットパッケージ型の集積回
路の構成を示す平面図である。
第１図に示すように、同実施例の集積回路は、例えばＦ
ＤＤのリード／ライト回路を構成したＩＣ本体２０及び
複数のリード端子２１ａ〜２１ｄからなる。
ＤＤのリード／ライト回路を構成したＩＣ本体２０及び
複数のリード端子２１ａ〜２１ｄからなる。
リード端子２１ａ〜２１ｄは、隣接する各リード端子の
一方が一定の誤差分だけ長くなるように形成されている
。言替えれば、例えば一方のリード端子２１ａは、隣接
する他方のリード端子２１ｂにより、一定の誤差分だけ
短く形成されている。
一方が一定の誤差分だけ長くなるように形成されている
。言替えれば、例えば一方のリード端子２１ａは、隣接
する他方のリード端子２１ｂにより、一定の誤差分だけ
短く形成されている。
このような集積回路を、第２図に示すように、プリント
回路基板１４に実装する場合には、各リード端子２１ａ
〜２１ｄをそれぞれ該当する回路パターン１２に半田付
けにより接続する処理がなされる。
回路基板１４に実装する場合には、各リード端子２１ａ
〜２１ｄをそれぞれ該当する回路パターン１２に半田付
けにより接続する処理がなされる。
ここで、回路パターン１２には、各リード端子２１ａ〜
２１ｄを半田付けするためのラウンド２３が設けられて
いる。各ラウンド２３には、リード端子２１ａ〜２１ｄ
の先端部を挿入するためのホールが形成されている。こ
れにより、半田付は処理が施される際には、第２図に示
すように、半田１５がラウンド２３のホールまで流し込
まれることになり、リード端子２１ａ〜２１ｄは半田１
５及びラウンド２３を通じて、該当する回路パターン１
２に確実に接続されることになる。
２１ｄを半田付けするためのラウンド２３が設けられて
いる。各ラウンド２３には、リード端子２１ａ〜２１ｄ
の先端部を挿入するためのホールが形成されている。こ
れにより、半田付は処理が施される際には、第２図に示
すように、半田１５がラウンド２３のホールまで流し込
まれることになり、リード端子２１ａ〜２１ｄは半田１
５及びラウンド２３を通じて、該当する回路パターン１
２に確実に接続されることになる。
ところで、本発明では、隣接するリード端子２１ａ〜２
１ｄの一方と他方の長さには一定の誤差がある。このた
め、プリント回路基板１４に半田付は処理により実装す
る場合に、隣接するリード端子２１ａ〜２１ｄの一方と
他方とでは、その誤差分だけ半田付は位置がずれること
になる。したがって、半田付は処理の際に、隣接するリ
ード端子２１ａ〜２１ｄの間で半田１５が流れ、いわゆ
る半田ブリッジが形成されて、隣接するリード端子２１
ａ〜２１ｄの間が接続されるような事態を防止させるこ
とが可能となる。
１ｄの一方と他方の長さには一定の誤差がある。このた
め、プリント回路基板１４に半田付は処理により実装す
る場合に、隣接するリード端子２１ａ〜２１ｄの一方と
他方とでは、その誤差分だけ半田付は位置がずれること
になる。したがって、半田付は処理の際に、隣接するリ
ード端子２１ａ〜２１ｄの間で半田１５が流れ、いわゆ
る半田ブリッジが形成されて、隣接するリード端子２１
ａ〜２１ｄの間が接続されるような事態を防止させるこ
とが可能となる。
この場合、プリント回路基板１４には、予め長さの異な
るリード端子２１ａ〜２１ｄに合せて、回路パターン１
２及びラウンド２３の位置決めを行なう必要がある。し
かし、長さの各誤差分を一定にすることにより、回路パ
ターン１２及びラウンド２３の位置決めは、従来と比較
してそれ程煩わしい作業を必要とすることなく実現可能
である。
るリード端子２１ａ〜２１ｄに合せて、回路パターン１
２及びラウンド２３の位置決めを行なう必要がある。し
かし、長さの各誤差分を一定にすることにより、回路パ
ターン１２及びラウンド２３の位置決めは、従来と比較
してそれ程煩わしい作業を必要とすることなく実現可能
である。
なお、同実施例では、ラウンド２３にホールを形成して
、このホールにリード端子２１ａ〜２１ｄの各先端部を
挿入する実装方式について説明したが、これに限ること
なく、前記第３図に示すように、プリント回路基板１４
の表面でリード端子２１ａ〜２１ｄの各先端部を半田付
は処理する方式でもよい。
、このホールにリード端子２１ａ〜２１ｄの各先端部を
挿入する実装方式について説明したが、これに限ること
なく、前記第３図に示すように、プリント回路基板１４
の表面でリード端子２１ａ〜２１ｄの各先端部を半田付
は処理する方式でもよい。
但し、同実施例の実装方式の方が、リード端子２１ａ〜
２１ｄの位置決めが容易であり、またホールまで半田■
５が流し込まれるため半田付けが確実となる利点がある
。
２１ｄの位置決めが容易であり、またホールまで半田■
５が流し込まれるため半田付けが確実となる利点がある
。
［発明の効果］
以上詳述したように本発明によれば、隣接するリード端
子間の長さが一定誤差分だけ異なるため、プリント回路
基板に半田付は処理により実装する場合に、隣接するリ
ード端子間が接続されるいわゆる半田ブリッジ状態を防
止することができる。
子間の長さが一定誤差分だけ異なるため、プリント回路
基板に半田付は処理により実装する場合に、隣接するリ
ード端子間が接続されるいわゆる半田ブリッジ状態を防
止することができる。
したがって、プリント回路基板に実装して各種回路を構
成する製造工程において、製造歩留りを大幅に向上する
ことができる。特に、例えばフラットパッケージ型のよ
うに、多数のリード端子を有し、隣接するリード端子間
の間隔が狭い集積回路をプリント回路基板に実装する場
合に、本発明を適用すれば、極めて有効である。
成する製造工程において、製造歩留りを大幅に向上する
ことができる。特に、例えばフラットパッケージ型のよ
うに、多数のリード端子を有し、隣接するリード端子間
の間隔が狭い集積回路をプリント回路基板に実装する場
合に、本発明を適用すれば、極めて有効である。
第１図は本発明の実施例に係わる半導体集積回路装置の
構成を示す平面図、第２図は同実施例の側面断面図、第
３図は従来技術に係わる側面断面図、第４図は従来技術
に係わる平面図、第５図は従来のフラットパッケージ型
ＩＣの構成を示す平面図である。 １１、２１ａ〜２１ｄ・・・リード端子、１２・・・回
路パターン、１４・・・プリント回路基板、１５・・・
半田、２０・・・ＩＣ本体。
構成を示す平面図、第２図は同実施例の側面断面図、第
３図は従来技術に係わる側面断面図、第４図は従来技術
に係わる平面図、第５図は従来のフラットパッケージ型
ＩＣの構成を示す平面図である。 １１、２１ａ〜２１ｄ・・・リード端子、１２・・・回
路パターン、１４・・・プリント回路基板、１５・・・
半田、２０・・・ＩＣ本体。
Claims (1)
- 隣接する一方のリード端子と他方のリード端子の各長さ
が一定の誤差を有するように形成されており、プリント
回路基板の表面に形成された回路パターンに半田付けに
より接続される複数のリード端子を具備したことを特徴
とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1015504A JPH02196455A (ja) | 1989-01-25 | 1989-01-25 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1015504A JPH02196455A (ja) | 1989-01-25 | 1989-01-25 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02196455A true JPH02196455A (ja) | 1990-08-03 |
Family
ID=11890640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1015504A Pending JPH02196455A (ja) | 1989-01-25 | 1989-01-25 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02196455A (ja) |
-
1989
- 1989-01-25 JP JP1015504A patent/JPH02196455A/ja active Pending
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