JPH02197165A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02197165A JPH02197165A JP1015030A JP1503089A JPH02197165A JP H02197165 A JPH02197165 A JP H02197165A JP 1015030 A JP1015030 A JP 1015030A JP 1503089 A JP1503089 A JP 1503089A JP H02197165 A JPH02197165 A JP H02197165A
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Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、半導体装置、特にバイポーラトランジスタ
とＣＭＯＳトランジスタを同一基板上に形成したバイポ
ーラ・ＣＭＯＳ半導体装置に関する。
とＣＭＯＳトランジスタを同一基板上に形成したバイポ
ーラ・ＣＭＯＳ半導体装置に関する。
（従来の技術〕
従来、バイポーラトランジスタと０ＭＯ５トランジスタ
を同一基板上に共存させたバイポーラ・ＣＭＯＳ半導体
装置は、第４図に示すように、ＮＰＮバイポーラトラン
ジスタ１１２及びＰＭＯＳトランジスタ１１３をエピタ
キシャル層１０４上に形成し、ＮＭＯＳトランジスタ１
１４をＰウェル領域１０５に形成して構成していた。な
お第４図において、１０１はＰ型基板、１０２は該基板
１０１上に形成されたＮ°型埋込層、１０６はＰＭＯ５
トランジスタ１１３のＰ“型ソース・ドレイン領域、１
０７はＮＭＯＳトランジスタ１１４のＮ３型ソース・ド
レイン領域、１０８はゲート電極、１０９はＰ型ベース
領域、１１０はＮ゛コレクタ電極領域、１１１はＮ゛型
エミッタ領域である。
を同一基板上に共存させたバイポーラ・ＣＭＯＳ半導体
装置は、第４図に示すように、ＮＰＮバイポーラトラン
ジスタ１１２及びＰＭＯＳトランジスタ１１３をエピタ
キシャル層１０４上に形成し、ＮＭＯＳトランジスタ１
１４をＰウェル領域１０５に形成して構成していた。な
お第４図において、１０１はＰ型基板、１０２は該基板
１０１上に形成されたＮ°型埋込層、１０６はＰＭＯ５
トランジスタ１１３のＰ“型ソース・ドレイン領域、１
０７はＮＭＯＳトランジスタ１１４のＮ３型ソース・ド
レイン領域、１０８はゲート電極、１０９はＰ型ベース
領域、１１０はＮ゛コレクタ電極領域、１１１はＮ゛型
エミッタ領域である。
ところがこのような構成でバイポーラ・ＣＭＯＳ半導体
装置を構成した場合、Ｐウェル領域を安定且つ再現性よ
く形成するためには、エピタキシャル層１０４の不純物
濃度を低濃度に設定しなければならず、したがってその
低濃度のエピタキシャル層に形成されるＰＭＯ３Ｉ−ラ
ンジスタはパンチスルーを起こし易く、微細化に限界が
生ずるという問題点があった。
装置を構成した場合、Ｐウェル領域を安定且つ再現性よ
く形成するためには、エピタキシャル層１０４の不純物
濃度を低濃度に設定しなければならず、したがってその
低濃度のエピタキシャル層に形成されるＰＭＯ３Ｉ−ラ
ンジスタはパンチスルーを起こし易く、微細化に限界が
生ずるという問題点があった。
このような問題点を解決するため、特開昭６２−２９１
１６５号においては、第５図に示すように、ＰＭＯ３ト
ランジスタ１１３とＮＰＮバイポーラトランジスタ１１
２を、エピタキシャル層１０４上に形成した比較的高濃
度のＮウェル領域１１５内に形成し、ＰＭＯ３トランジ
スタのバンチスルーの発生を防止するようにしたものが
提案されている。
１６５号においては、第５図に示すように、ＰＭＯ３ト
ランジスタ１１３とＮＰＮバイポーラトランジスタ１１
２を、エピタキシャル層１０４上に形成した比較的高濃
度のＮウェル領域１１５内に形成し、ＰＭＯ３トランジ
スタのバンチスルーの発生を防止するようにしたものが
提案されている。
なお第５図において、１０３はＰ３埋込層である。
しかしながら上記提案の構成によれば、ＮＰＮバイポー
ラトランジスタにおけるベース領域との接合部における
コレクタ濃度が高く、ベース・コレクタバイアス時の空
乏層の広がりが抑制され耐圧が低下する。これは特にバ
イポーラトランジスタを高い電圧で動作させる場合に大
きな問題となる。
ラトランジスタにおけるベース領域との接合部における
コレクタ濃度が高く、ベース・コレクタバイアス時の空
乏層の広がりが抑制され耐圧が低下する。これは特にバ
イポーラトランジスタを高い電圧で動作させる場合に大
きな問題となる。
本発明は、従来提案されたバイポーラ・ＣＭＯＳ半導体
装置における上記問題点を解決するためなされたもので
、高耐圧のバイポーラトランジスタと高性能で微細なＣ
ＭＯＳ トランジスタを有するバイポーラ・ＣＭＯＳ半
導体装置を提供することを目的とする。
装置における上記問題点を解決するためなされたもので
、高耐圧のバイポーラトランジスタと高性能で微細なＣ
ＭＯＳ トランジスタを有するバイポーラ・ＣＭＯＳ半
導体装置を提供することを目的とする。
〔課題を解決するための手段及び作用〕上記問題点を解
決するため、本発明は、第１導電型埋込層と第２導電型
埋込層を選択的に形成した第１導電型半導体基板と、該
基板上に形成された低濃度の第２導電型エピタキシャル
層と、前記第１導電型埋込層上のエピタキシャル層に形
成した第１導電型ウェル領域と、前記第２導電型埋込層
上のエピタキシャル層に、該第２導電型埋込層との間に
エピタキシャル層が存在するように形成した第２導電型
ウェル領域とを備え、第１導電型極性のＭＯＳトランジ
スタを前記第２導電型ウェル領域内に、第２導電型極性
のＭＯＳトランジスタを前記第１導電型ウェル領域内に
、バイポーラトランジスタを前記第２導電型ウェル領域
内又は前記エピタキシャル層上にそれぞれ形成して半導
体装置を構成するものである。
決するため、本発明は、第１導電型埋込層と第２導電型
埋込層を選択的に形成した第１導電型半導体基板と、該
基板上に形成された低濃度の第２導電型エピタキシャル
層と、前記第１導電型埋込層上のエピタキシャル層に形
成した第１導電型ウェル領域と、前記第２導電型埋込層
上のエピタキシャル層に、該第２導電型埋込層との間に
エピタキシャル層が存在するように形成した第２導電型
ウェル領域とを備え、第１導電型極性のＭＯＳトランジ
スタを前記第２導電型ウェル領域内に、第２導電型極性
のＭＯＳトランジスタを前記第１導電型ウェル領域内に
、バイポーラトランジスタを前記第２導電型ウェル領域
内又は前記エピタキシャル層上にそれぞれ形成して半導
体装置を構成するものである。
このように構成することにより、バイポーラトランジス
タを第２導電型ウェル領域内に形成した場合は、第２導
電型ウェル領域が浅く形成されているため、ベース・コ
レクタ接合のコレクタ側の濃度がエピタキシャル層より
も高い領域が狭く、また低濃度のエピタキシャル層が厚
く形成されているため、ベース・コレクタ接合に逆バイ
アスを印加した際、空乏層は容易に低濃度のエピタキシ
ャル層に十分に広がり高い耐圧が得られる。またバイポ
ーラトランジスタをエピタキシャル層上に形成した場合
は、更に容易に空乏層がエピタキシャル層に十分に広が
るので高耐圧が得られる。
タを第２導電型ウェル領域内に形成した場合は、第２導
電型ウェル領域が浅く形成されているため、ベース・コ
レクタ接合のコレクタ側の濃度がエピタキシャル層より
も高い領域が狭く、また低濃度のエピタキシャル層が厚
く形成されているため、ベース・コレクタ接合に逆バイ
アスを印加した際、空乏層は容易に低濃度のエピタキシ
ャル層に十分に広がり高い耐圧が得られる。またバイポ
ーラトランジスタをエピタキシャル層上に形成した場合
は、更に容易に空乏層がエピタキシャル層に十分に広が
るので高耐圧が得られる。
一方、第１導電型極性のＭＯＳトランジスタにおいては
、ドレイン領域と第２導電型ウェル碩域の接合において
、第２導電型ウェル領域側の濃度が比較的高いので逆バ
イアスを印加した際の空乏層の広がりが小さく、短チャ
ンネル効果が抑制されて、高速で微細なＭＯＳトランジ
スタが得られる。
、ドレイン領域と第２導電型ウェル碩域の接合において
、第２導電型ウェル領域側の濃度が比較的高いので逆バ
イアスを印加した際の空乏層の広がりが小さく、短チャ
ンネル効果が抑制されて、高速で微細なＭＯＳトランジ
スタが得られる。
したがって高耐圧のバイポーラトランジスタと高速の短
チャンネルＭＯＳ ｌ−ランジスタを一体的に形成した
半導体装置を実現することが可能となる。
チャンネルＭＯＳ ｌ−ランジスタを一体的に形成した
半導体装置を実現することが可能となる。
以下実施例について説明する。第１図は、本発明に係る
バイポーラ・ＣＭＯＳ半導体装置の一実施例を示す概略
断面図である。第１図において、ｌはＰ型シリコン基板
、２は該基板１上に選択的に形成された２つのＮ゛型埋
込層、３は同じ基板１上に選択的に形成されたＰ゛型埋
込層である。
バイポーラ・ＣＭＯＳ半導体装置の一実施例を示す概略
断面図である。第１図において、ｌはＰ型シリコン基板
、２は該基板１上に選択的に形成された２つのＮ゛型埋
込層、３は同じ基板１上に選択的に形成されたＰ゛型埋
込層である。
４は基板１上に成長させたＮ型エピタキシャル層であり
、厚さは約３．５μｍで、不純物濃度は５×１０”ＣＩ
−”である。なおこのエピタキシャル層の不純物濃度は
、次に述べるウェル領域の濃度より低いＩ ＸＩＯ”ｃ
ｍ−”以下であればよい、５はＰ゛型埋込層３上のエピ
タキシャル層４に形成したＰウェル領域で、その表面濃
度は約６ ＸＩＯＩｔｈｃｍ−’に設定されている。６
は各Ｎ゛型埋込層２上のエピタキシャル層４に比較的浅
く形成されたＮウェル領域で、その表面濃度は同じく約
６ Ｘｌ０１６ｃｍ−３に設定されている。そしてＰウ
ェル領域５上には、Ｎ０型ソース・ドレイン領域８とゲ
ート酸化膜９とゲート電極１０を設けてＮＭＯ３トラン
ジスタを形成し、一方のＮウェル領域６上には、Ｐ゛型
ソース・ドレイン領域７とゲート酸化膜９とゲート電極
ｌＯを設けてＰＭＯＳトランジスタを形成し、他方のＮ
ウェル領域６上には、Ｐ型ベース領域ＩＬ Ｎ”型コレ
クタ電極領域１２及びＮ゛型エミッタ領域１３を設けて
ＮＰＮバイポーラトランジスタを形成し、バイポーラ・
ＣＭＯＳ半導体装置を構成している。
、厚さは約３．５μｍで、不純物濃度は５×１０”ＣＩ
−”である。なおこのエピタキシャル層の不純物濃度は
、次に述べるウェル領域の濃度より低いＩ ＸＩＯ”ｃ
ｍ−”以下であればよい、５はＰ゛型埋込層３上のエピ
タキシャル層４に形成したＰウェル領域で、その表面濃
度は約６ ＸＩＯＩｔｈｃｍ−’に設定されている。６
は各Ｎ゛型埋込層２上のエピタキシャル層４に比較的浅
く形成されたＮウェル領域で、その表面濃度は同じく約
６ Ｘｌ０１６ｃｍ−３に設定されている。そしてＰウ
ェル領域５上には、Ｎ０型ソース・ドレイン領域８とゲ
ート酸化膜９とゲート電極１０を設けてＮＭＯ３トラン
ジスタを形成し、一方のＮウェル領域６上には、Ｐ゛型
ソース・ドレイン領域７とゲート酸化膜９とゲート電極
ｌＯを設けてＰＭＯＳトランジスタを形成し、他方のＮ
ウェル領域６上には、Ｐ型ベース領域ＩＬ Ｎ”型コレ
クタ電極領域１２及びＮ゛型エミッタ領域１３を設けて
ＮＰＮバイポーラトランジスタを形成し、バイポーラ・
ＣＭＯＳ半導体装置を構成している。
次にこのように構成されたバイポーラ・ＣＭＯＳ半導体
装置の製造方法の概要を第２図＾〜Ｃ＋に基づいて説明
する。まず第２図へに示すように、不純物濃度が約Ｉ
ＸＩＯ”ｃｍ−３のＰ型シリコン基板１上にＮ°型埋込
層２及びＰ゛型埋込層３を選択的に形成し、続いて不純
物濃度５×１０１５Ｃ１１−３のＮ型エピタキシャル層
４を厚さ３．５μｍに成長させる。次に第２図ＦＢ＋に
示すように、通常のフォトリソグラフィー工程によって
、Ｐウェル領域となる部分にボロンのイオン注入を行い
、またＮウェル領域となる部分にリンのイオン注入を行
って、ボロンイオン注入層１５とリンイオン注入１ｉ１
４をそれぞれ形成する。次いで第２図（Ｃ１に示すよう
に、Ｎウェル領域及びＰウェル領域の不純物活性化と押
し込みのために窒素雰囲気中で１０５０°Ｃ，８時間の
熱処理を行って、Ｐウェル領域５とＮウェル領域６を形
成する。
装置の製造方法の概要を第２図＾〜Ｃ＋に基づいて説明
する。まず第２図へに示すように、不純物濃度が約Ｉ
ＸＩＯ”ｃｍ−３のＰ型シリコン基板１上にＮ°型埋込
層２及びＰ゛型埋込層３を選択的に形成し、続いて不純
物濃度５×１０１５Ｃ１１−３のＮ型エピタキシャル層
４を厚さ３．５μｍに成長させる。次に第２図ＦＢ＋に
示すように、通常のフォトリソグラフィー工程によって
、Ｐウェル領域となる部分にボロンのイオン注入を行い
、またＮウェル領域となる部分にリンのイオン注入を行
って、ボロンイオン注入層１５とリンイオン注入１ｉ１
４をそれぞれ形成する。次いで第２図（Ｃ１に示すよう
に、Ｎウェル領域及びＰウェル領域の不純物活性化と押
し込みのために窒素雰囲気中で１０５０°Ｃ，８時間の
熱処理を行って、Ｐウェル領域５とＮウェル領域６を形
成する。
次に通常の製造工程で、ＰＭＯＳトランジスタ及びＮＭ
ＯＳトランジスタのＰ′″型ソース・ドレイン領域７．
Ｎ゛型ソース・ドレイン領域８．ゲート酸化膜９．ゲー
ト電極ｌＯ３並びにＮＰＮバイポーラトランジスタのＰ
型ベース領域１１． Ｎ”型エミッタ領域１．３．
Ｎ”型コレクタ電極領域１２を形成することにより、第
１図で示したバイポーラ・ＣＭＯＳ半導体装置が得られ
る。
ＯＳトランジスタのＰ′″型ソース・ドレイン領域７．
Ｎ゛型ソース・ドレイン領域８．ゲート酸化膜９．ゲー
ト電極ｌＯ３並びにＮＰＮバイポーラトランジスタのＰ
型ベース領域１１． Ｎ”型エミッタ領域１．３．
Ｎ”型コレクタ電極領域１２を形成することにより、第
１図で示したバイポーラ・ＣＭＯＳ半導体装置が得られ
る。
このように形成されたバイポーラ・ＣＭＯＳ半導体装置
におけるＮＰＮバイポーラトランジスタ及びＰＭＯＳ
トランジスタのドレイン領域の深さ方向の不純物濃度分
布を第３図＾、■）に示す。ＮＰＮバイポーラトランジ
スタにおいては、第３図へに示すように、Ｎウェル領域
６が浅く形成されているため、ベース・コレクタ接合の
コレクタ側の濃度が低く、また低濃度のエピタキシャル
層４が厚く形成されているため、ベース・コレクタ接合
に逆バイアスを印加した際、空乏層が十分に広がり高い
耐圧が得られる。
におけるＮＰＮバイポーラトランジスタ及びＰＭＯＳ
トランジスタのドレイン領域の深さ方向の不純物濃度分
布を第３図＾、■）に示す。ＮＰＮバイポーラトランジ
スタにおいては、第３図へに示すように、Ｎウェル領域
６が浅く形成されているため、ベース・コレクタ接合の
コレクタ側の濃度が低く、また低濃度のエピタキシャル
層４が厚く形成されているため、ベース・コレクタ接合
に逆バイアスを印加した際、空乏層が十分に広がり高い
耐圧が得られる。
一方、ＰＭＯ３トランジスタにおいては、第３図田）に
示すように、ドレイン領域７とＮウェル領域６の接合に
おいて、Ｎウェル領域側の濃度が比較的高いので、逆バ
イアスを印加した際の空乏層の広がりが小さく、短チャ
ンネル効果が抑制されて、微細で高速なＭＯＳトランジ
スタが得ることができる。
示すように、ドレイン領域７とＮウェル領域６の接合に
おいて、Ｎウェル領域側の濃度が比較的高いので、逆バ
イアスを印加した際の空乏層の広がりが小さく、短チャ
ンネル効果が抑制されて、微細で高速なＭＯＳトランジ
スタが得ることができる。
また特にＮＰＮバイポーラトランジスタにおいては、第
３図へに示すように、コレクタ領域のベースとの接合部
近傍の濃度が、浅いＮウェル領域６によりＮ型エピタキ
シャル層４よりも若干高いので、ベース電流のカーク効
果が抑制される一方、空乏層はエピタキシャル層４の低
濃度領域に十分法がるので、高耐圧特性をもちながら高
電流領域で高い利得帯域幅が得られる。
３図へに示すように、コレクタ領域のベースとの接合部
近傍の濃度が、浅いＮウェル領域６によりＮ型エピタキ
シャル層４よりも若干高いので、ベース電流のカーク効
果が抑制される一方、空乏層はエピタキシャル層４の低
濃度領域に十分法がるので、高耐圧特性をもちながら高
電流領域で高い利得帯域幅が得られる。
なお上記実施例では、ＮＰＮバイポーラトランジスタを
Ｎウェルｊｌ域内に形成したものを示したが、このＮＰ
Ｎバイポーラトランジスタは低濃度のエピタキシャル層
上に形成しても、前記のようなカーク効果の抑制効果は
得られないが、高耐圧のＮＰＮバイポーラトランジスタ
と高速で微細なＣＭＯ３トランジスタとを共存させるこ
とはできる。加えて、実際のＮＰＮバイポーラトランジ
スタでは、エミッタ・ベース間の耐圧が高くても素子分
子ｌｌ Ｈ域となるＰ型拡散層とコレクタの接合耐圧が
低ければトランジスタとしての高い耐圧は得られないの
であるが、上記のようにＮＰＮバイポーラトランジスタ
を低濃度のエピタキシャル層に形成した場合は、ＮＰＮ
バイポーラトランジスタの素子骨ＭＥｌ域となるＰ型拡
散Ｎ（第１図では図示を省略している）とコレクタ領域
の接合部分でのコレクタ濃度が低くなるので、この部分
の接合耐圧が向上する。
Ｎウェルｊｌ域内に形成したものを示したが、このＮＰ
Ｎバイポーラトランジスタは低濃度のエピタキシャル層
上に形成しても、前記のようなカーク効果の抑制効果は
得られないが、高耐圧のＮＰＮバイポーラトランジスタ
と高速で微細なＣＭＯ３トランジスタとを共存させるこ
とはできる。加えて、実際のＮＰＮバイポーラトランジ
スタでは、エミッタ・ベース間の耐圧が高くても素子分
子ｌｌ Ｈ域となるＰ型拡散層とコレクタの接合耐圧が
低ければトランジスタとしての高い耐圧は得られないの
であるが、上記のようにＮＰＮバイポーラトランジスタ
を低濃度のエピタキシャル層に形成した場合は、ＮＰＮ
バイポーラトランジスタの素子骨ＭＥｌ域となるＰ型拡
散Ｎ（第１図では図示を省略している）とコレクタ領域
の接合部分でのコレクタ濃度が低くなるので、この部分
の接合耐圧が向上する。
（発明の効果〕
以上実施例に基づいて説明したように本発明によれば、
バイポーラトランジスタのベース・コレクタ接合の逆バ
イアス時における空乏層を十分法げることができ、また
ＭＯＳトランジスタのドレイン空乏層の広がりを抑制で
きるので、高耐圧のバイポーラトランジスタと高速で微
細なＭＯＳ トランジスタを一体的に形成した半導体装
置を容易に提供することができる。
バイポーラトランジスタのベース・コレクタ接合の逆バ
イアス時における空乏層を十分法げることができ、また
ＭＯＳトランジスタのドレイン空乏層の広がりを抑制で
きるので、高耐圧のバイポーラトランジスタと高速で微
細なＭＯＳ トランジスタを一体的に形成した半導体装
置を容易に提供することができる。
第１図は、本発明に係る半導体装置の一実施例を示す概
略断面図、第２図へ〜（０は、第１図に示した半導体装
置の製造工程の一部を示す概略図、第３図＾、■）は、
第１図に示した半導体装置における、ＮＰＮバイポーラ
トランジスタの深さ方向の不純物濃度分布、及びＰＭＯ
３トランジスタのドレイン領域に判ける深さ方向の不純
物濃度分布を示す図、第４図は、従来のバイポーラ・Ｃ
ＭＯ３半導体装置の一例を示す概略断面図、第５図は、
同じ〈従来のバイポーラ・ＣＭＯ３半導体装置の他の例
を示す概略断面図である。 図において、ｌはＰ型シリコン基板、２はＮ”型埋込層
、３はＰ′″型埋込層、４はＮ型エビタキシャ７Ｌ／１
１．５はＰウェル領域、６はＮウェル領域、７はＰ゛型
ソース・ドレイン領域、８はＮ゛型ソース・ドレイン領
域、１１はＰ型ベース領域、１２はＮ゛型コレクク電極
領域、１３はＮ″型エミッタ領域を示す。 特許出願人 オリンパス光学工業株式会社第２図 （Ａ） （Ｂ） （Ｃ） 第３図 （Ｂ） 深さ方岡
略断面図、第２図へ〜（０は、第１図に示した半導体装
置の製造工程の一部を示す概略図、第３図＾、■）は、
第１図に示した半導体装置における、ＮＰＮバイポーラ
トランジスタの深さ方向の不純物濃度分布、及びＰＭＯ
３トランジスタのドレイン領域に判ける深さ方向の不純
物濃度分布を示す図、第４図は、従来のバイポーラ・Ｃ
ＭＯ３半導体装置の一例を示す概略断面図、第５図は、
同じ〈従来のバイポーラ・ＣＭＯ３半導体装置の他の例
を示す概略断面図である。 図において、ｌはＰ型シリコン基板、２はＮ”型埋込層
、３はＰ′″型埋込層、４はＮ型エビタキシャ７Ｌ／１
１．５はＰウェル領域、６はＮウェル領域、７はＰ゛型
ソース・ドレイン領域、８はＮ゛型ソース・ドレイン領
域、１１はＰ型ベース領域、１２はＮ゛型コレクク電極
領域、１３はＮ″型エミッタ領域を示す。 特許出願人 オリンパス光学工業株式会社第２図 （Ａ） （Ｂ） （Ｃ） 第３図 （Ｂ） 深さ方岡
Claims (1)
- 【特許請求の範囲】 １、第１導電型埋込層と第２導電型埋込層を選択的に形
成した第１導電型半導体基板と、該基板上に形成された
低濃度の第２導電型エピタキシャル層と、前記第１導電
型埋込層上のエピタキシャル層に形成した第１導電型ウ
ェル領域と、前記第２導電型埋込層上のエピタキシャル
層に、該第２導電型埋込層との間にエピタキシャル層が
存在するように形成した第２導電型ウェル領域とを備え
、前記第１導電型ウェル領域内に第２導電型極性のＭＯ
Ｓトランジスタを、前記第２導電型ウェル領域内にバイ
ポーラトランジスタ及び第１導電型極性のＭＯＳトラン
ジスタをそれぞれ形成したことを特徴とする半導体装置
。 ２、第１導電型埋込層と第２導電型埋込層を選択的に形
成した第１導電型半導体基板と、該基板上に形成された
低濃度の第２導電型エピタキシャル層と、前記第１導電
型埋込層上のエピタキシャル層に形成した第１導電型ウ
ェル領域と、前記第２導電型埋込層上のエピタキシャル
層に、該第２導電型埋込層との間にエピタキシャル層が
存在するように形成した第２導電型ウェル領域とを備え
、前記第１導電型ウェル領域内に第２導電型極性のＭＯ
Ｓトランジスタを、前記第２導電型ウェル領域内に第１
導電型極性のＭＯＳトランジスタを、前記エピタキシャ
ル層上にバイポーラトランジスタをそれぞれ形成したこ
とを特徴とする半導体装置。 ３、前記第２導電型エピタキシャル層は１×１０＾１＾
６ｃｍ＾−＾３以下の低濃度に形成されていることを特
徴とする請求項１又は２記載の半導体装置。 ４、前記第１導電型ウェル領域は前記第１導電型埋込層
と電気的に接続されていることを特徴とする請求項１〜
３のいずれかに記載の半導体装置。 ５、前記バイポーラトランジスタのベース接合部近傍の
コレクタ領域の濃度が、前記エピタキシャル層の濃度よ
り高く形成されていることを特徴とする請求項１記載の
半導体装置。 ６、前記バイポーラトランジスタのベース接合部近傍の
コレクタ領域の濃度が、前記第１導電型極性のＭＯＳト
ランジスタのドレイン接合部近傍の前記第２導電型ウェ
ルの濃度よりも低く形成されていることを特徴とする請
求項１又は２記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1015030A JPH02197165A (ja) | 1989-01-26 | 1989-01-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1015030A JPH02197165A (ja) | 1989-01-26 | 1989-01-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02197165A true JPH02197165A (ja) | 1990-08-03 |
Family
ID=11877436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1015030A Pending JPH02197165A (ja) | 1989-01-26 | 1989-01-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02197165A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05226586A (ja) * | 1991-10-31 | 1993-09-03 | Internatl Business Mach Corp <Ibm> | 相補型ドーピング領域パターンを有する半導体装置及びその製法 |
-
1989
- 1989-01-26 JP JP1015030A patent/JPH02197165A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05226586A (ja) * | 1991-10-31 | 1993-09-03 | Internatl Business Mach Corp <Ibm> | 相補型ドーピング領域パターンを有する半導体装置及びその製法 |
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