JPH07161987A

JPH07161987A - Ｍｉｓ型半導体装置

Info

Publication number: JPH07161987A
Application number: JP5307727A
Authority: JP
Inventors: Masabumi Miyamoto; 正文宮本; Tatsuya Ishii; 達也石井
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-12-08
Filing date: 1993-12-08
Publication date: 1995-06-23

Abstract

(57)【要約】【目的】飽和領域でのドレイン電圧によるドレイン電
流の変化が小さく（すなわち、出力抵抗が大きく）、し
きい値のチャネル長依存性と表面のパンチスルーとを抑
えて、アナログ回路に適した埋込チャネル型ＭＩＳ型半
導体装置を提供すること。【構成】ＭＯＳトランジスタのｐ型埋込型チャネル領
域５とｐ型ドレイン領域４との間にｎ型不純物領域６を
形成する。【効果】ドレイン領域４側の埋込チャネル領域５の端
に設けたｎ型不純物領域６によるｐｎ接合により、ドレ
イン電圧によるポテンシャルの変化が吸収され、チャネ
ル内部にはポテンシャルの変化は少ない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＭＩＳ(Metal-Insulator
-Semiconductor)型半導体装置に係り、特にドレイン電
圧によるドレイン電流の変化を抑えて、出力抵抗を増加
させるとともに、ゲート長によるしきい値の変動を抑え
て、半導体集積回路のアナログ回路に適合した埋込チャ
ネル型のＭＯＳ型半導体装置に関する。

【０００２】

【従来の技術】ＣＭＯＳ集積回路では、ＰチャネルＭＯ
Ｓトランジスタ(以下、ＰＭＯＳトランジスタと略す)の
ゲート電極にＮチャネルＭＯＳトランジスタ(以下、Ｎ
ＭＯＳトランジスタと略す)と同じｎ形のポリシリコン
が用いるほうがプロセスが容易になる。そのため、ＰＭ
ＯＳのしきい値の絶対値をＮＭＯＳと同等にする目的
で、Ｐ型埋込チャネル５を有するＭＯＳトランジスタ
(図２)が多く用いられている。この埋込チャネル型のＭ
ＯＳトランジスタではキャリアがゲート絶縁膜と半導体
基板表面の界面から離れて埋込チャネル５の内部を走行
するので移動度が大きいメリットがあるが、ソース／ド
レイン領域４と埋込チャネル領域５の間にｐｎ接合が無
いため、ドレイン電界の影響が埋込チャネル領域５に及
び安く、(1)ドレイン電圧によるドレイン電流の変化が
大きい(出力抵抗が小さい)、(2)チャネル表面でソース
領域とドレイン領域からの空乏層がつながるパンチスル
ーが起きやすい、(3)短チャネルでのしきい値の低下が
大きい、といった問題点がある。出力抵抗とはＭＯＳト
ランジスタ特性の飽和領域においてドレイン電圧による
ドレイン電流の増加の傾きの逆数をとったものである。
アナログ回路では増幅器の最大電圧増幅率がＭＯＳトラ
ンジスタの相互コンダクタンス(ｇｍ)と出力抵抗の積で
決まるため、出力抵抗の大きさはｇｍと同様に重要な特
性となる。従って、埋込チャネル型ＭＯＳトランジスタ
の出力抵抗が小さい点はアナログ回路では大きな問題点
となる。

【０００３】これらの問題点を対策した従来例(図３)と
しては、特開昭61-160975号公報にあるようにソース／
ドレイン領域４の下に高不純物濃度のポケット領域１０
を設けて基板内部への空乏層の伸びを抑えて、しきい値
のドレイン電圧依存性を低減しようとするものがある。
この構造によればポケットを形成した基板領域１でのド
レイン電界による空乏層の拡がりが低減されるために、
しきい値のドレイン電圧による変化や、基板内部でのパ
ンチスルーを抑制する効果がある。

【０００４】

【発明が解決しようとする課題】上述のように基板内部
にポケットを設けた場合の効果は表面チャネル型ＭＯＳ
型半導体装置にポケットを設けた場合と同じであり、基
板の内部へのドレイン電界の影響は低減できるが、埋込
チャネル構造に特有な半導体基板表面におけるドレイン
電界の影響は低減することができない。

【０００５】従って本発明の目的とするところは、埋込
チャネル構造に特有な基板表面でのドレイン電界の影響
を低減して、出力抵抗の向上、表面パンチスルーの抑制
が可能であるとともに、しきい値のチャネル長依存性を
低減してアナログ回路に適合したＭＯＳ型半導体装置を
提供することにある。

【０００６】

【課題を解決するための手段】上記の目的は、本発明の
基本的な実施例(図１)に示すように、埋込チャネル構造
のチャネル領域(５)とは反対導電型の領域(６)をチャネ
ルの両端あるいは片端に設けてチャネル端を表面チャネ
ル化することにより達成される。

【０００７】

【作用】本発明では埋込チャネル領域(５)の端において
ｐｎ接合が形成されるため、ドレイン電界の作用はこの
ｐｎ接合のポテンシャル変化で奪われ、チャネル領域に
対する影響は少なくなる。

【０００８】図４はＭＯＳトランジスタのチャネル方向
のポテンシャル変化を示す。図４に示す如く、従来では
ドレイン電圧によってチャネル領域の内部までポテンシ
ャルが低下し、その結果、ソース側でもバリアの高さが
低下してしきい値の低下やドレイン電流の増加を起こ
す。また、短チャネルにおいては、しきい値の低下やパ
ンチスルーが起きやすい。これに対し本発明では図４に
示す如く、ドレイン領域(４)の側の埋込チャネル領域
(５)の端に設けた反対導電型の領域(６)によるｐｎ接合
により、ドレイン電圧によるポテンシャルの変化が吸収
され、チャネル内部にはポテンシャルの変化は少ない。
すなわち、ｐｎ接合で囲われた埋込チャネル領域(５)は
ソースおよびドレイン４の電界の影響が小さいため、出
力抵抗が大きく、しきい値のチャネル長依存性が小さ
く、表面パンチスルーが起きにくくなる。本発明のその
他の目的と特徴は、以下の実施例から明らかとなろう。

【０００９】

【実施例】以下、本発明の実施例を図面を用いて説明す
る。実施例ではシリコンＭＯＳトランジスタを用いて説
明したが、他の半導体材料を用いたＭＯＳ型半導体装置
でも動作原理は同じである。また、実施例では主にｐ型
ＭＯＳトランジスタを例に説明したが、ｎ型ＭＯＳトラ
ンジスタでも動作原理は同じである。また形成方法にお
いても、用いる不純物を反対導電型に変えれば同様にし
てｎ型ＭＯＳトランジスタを形成することができる。

【００１０】本発明の基本的な実施例を図１に示す。
尚、１はｎ型シリコン基板、２は素子分離絶縁膜、３は
ｎ型ゲートポリシリコン、４はｐ型ソース／ドレイン領
域、５はｐ型埋込チャネル領域、６は電界ストッパーと
してのｎ型領域、７はゲート絶縁膜、８は層間絶縁膜、
９はソース、ドレインの金属配線である。このように、
埋込チャネル型構造のチャネル領域５のチャネル端にチ
ャネル領域５とは反対導電型(ｎ型)の領域６を設けてこ
の部分６をｎ型ゲートポリシリコンによる表面反転を生
じる表面チャネルにしてある。これによりチャネル領域
５とソース／ドレイン領域４の間にｐｎ接合が形成され
るため、ドレイン電圧の影響が領域６のｐｎ接合により
吸収され、また、ソース／ドレイン領域４からのキャリ
ア(本実施例では正孔)の滲み出しも低減される。従って
出力抵抗の向上、表面パンチスルーの低減、しきい値の
チャネル長依存性の低減が可能となる。形成方法はゲー
ト電極３を加工するところまでは通常の埋込チャネル型
ＭＯＳトランジスタと同じであり、ゲート電極３を加工
後にゲート電極３をマスクとした斜めイオン打ち込みに
よりチャネル端にチャネル領域５を打ち消して反対導電
型の領域６を形成する。斜めイオン打ち込みの代わりに
垂直イオン打ち込みを行ない、その後熱工程により横方
向に不純物を拡散させても良い。その後ソースドレイン
領域４をイオン打ち込みにより形成し、後は通常のＭＯ
Ｓトランジスタの工程に添って形成すれば良い。

【００１１】次に第２の実施例を図５に示す。本実施例
ではチャネル端の反対導電型領域６の他にチャネル領域
５の下にｎ型高不純物濃度埋込層１１を設けたものであ
る。この埋込層１１はパンチスルーストッパとして働
き、短チャネルにおけるパンチスルーの低減、しきい値
のチャネル長依存性を低減する効果がある。ｎ型領域６
とｎ型埋込層１１との効果が合わさることにより、短チ
ャネルにおいて出力抵抗の向上、パンチスルーの低減、
しきい値のチャネル長依存性の低減の効果がさらに大き
くなる。形成方法は、素子分離領域２を形成後にイオン
打ち込みにより高濃度埋込層１１を形成し、次にチャネ
ル領域５をイオン打ち込みで形成する。ゲート酸化膜７
を形成した後ｐ＋ポリシリコンを堆積してゲート電極３
を加工する。その後のプロセスは第１の実施例と同じで
斜めイオン打ち込みにより領域６を形成した後、通常の
ＭＯＳトランジスタのプロセスに従って形成する。

【００１２】第３の実施例を図６に示す。本実施例では
ソース／ドレイン領域４の下にｎ型高不純物濃度のポケ
ット１０を形成したものである。ポケット１０もパンチ
スルーストッパとして働き、短チャネルにおけるパンチ
スルーの低減、しきい値のチャネル長依存性を低減する
効果がある。効果は第２の実施例と同じく、短チャネル
において出力抵抗の向上、パンチスルーの低減、しきい
値のチャネル長依存性の低減が可能になる。形成方法は
ゲート電極３を加工するところまでは通常の埋込チャネ
ル型ＭＯＳトランジスタと同じであり、ゲート電極３を
加工後にゲート電極３をマスクとした高エネルギー(本
実施例ではリン２００ｋｅＶ)斜めイオン打ち込みによ
りポケット１０を形成し、次に低エネルギー(本実施例
ではリン５０ｋｅＶ)の斜めイオン打ち込みによりチャ
ネル端にチャネル領域５を打ち消して反対導電型の領域
６を形成する。その後、ソース／ドレイン領域４をイオ
ン打ち込みにより形成し、後は通常のＭＯＳトランジス
タの工程に添って形成する。

【００１３】次にＳＯＩ構造に本発明の第４の実施例を
図７に示す。酸化膜１２上のシリコンの厚さは０．１μ
ｍでチャネル内ではゲート電圧０Ｖで完全に空乏化して
いている。埋込チャネル型と完全空乏化の効果によりゲ
ート酸化膜界面の電界強度が低いので移動度が上昇す
る。この時チャネル端にチャネル領域５とは反対導電型
の領域６を設けることにより出力抵抗の上昇や、表面パ
ンチスルーの低減、しきい値のチャネル長依存性の低減
が可能となる。形成方法はウェハ張り合わせ等で形成さ
れたＳＯＩ基板上に第１の実施例と同じ方法で形成すれ
ば良い。

【００１４】次に領域６をドレイン端にのみ設けた第５
の実施例を図８に示す。この構造ではドレイン電界の影
響がチャネル領域５とは反対導電が他領域６により緩和
されるので、出力抵抗の向上、しきい値のドレイン電圧
依存性を低減することができる。ソース側に領域６を設
けないことにより、しきい値の上昇や移動度の低下が第
１の実施例よりも小さくてすむ。形成方法は第１の実施
例で斜めイオン打ち込みにより領域６を形成する際にフ
ォトマスクによりソース側を覆うことにより可能にな
る。

【００１５】次に本発明をパワーＭＯＳＦＥＴに適用し
た第６の実施例を図９に示す。通常パワーＭＯＳＦＥＴ
ではパンチスルー耐圧を向上させるため表面チャネル型
が用いられるが、本発明を用いればパンチスルー耐圧の
向上ができるので、埋込チャネル型を採用でき、移動度
の向上によるオン抵抗の低減、高周波特性の向上を図る
ことができる。通常の横型パワーＭＯＳＦＥＴのチャネ
ル領域をｐウェル１６とチャネル領域１５により埋込チ
ャネル型とし、ｎ型の低不純物濃度のオフセット領域１
８と接するドレイン側にチャネル領域１５とは反対導電
型(ｐ型)の領域６を設けてある。この構造により表面で
のパンチスルーを抑えることができるため、埋込チャネ
ル型の効果により移動度が上昇し、オン抵抗の低減、遮
断周波数の向上をはかることができる。形成方法は、ｐ
−／ｐ＋のエピタキシャル形成の基板にウェル領域１６
を形成するためのイオン打ち込みを行ない次に素子分離
領域２を形成する。チャネル領域１５をイオン打ち込み
で形成したあと、酸化によりゲート酸化膜７を形成し、
次にｐ＋ポリシリコンゲート電極１９を形成した後、フ
ォトマスクによりドレイン側のみに斜めイオン打ち込み
により領域６を形成する。ここでゲート電極の材料は高
周波特性の改善のため、モリブデンやタングステン等の
金属でも良い。次に全面イオン打ち込みによりオフセッ
ト領域７を形成し、ソース／ドレイン領域１４を形成す
る。その後は通常の配線工程を通して完成する。

【００１６】次に本発明をＣＭＯＳ(相補型ＭＯＳトラ
ンジスタ)構造に適用した第７の実施例を図１０に示
す。尚、１７はｐ型電界ストッパー領域、６はｎ型電界
ストッパー領域、２４はＰ＋ポケット、２３はＮ＋ポケ
ットである。本実施例ではＰＭＯＳトランジスタにｎ＋
ポリシリコンゲート３を用いるとともに、ＮＭＯＳトラ
ンジスタにはｐ＋ポリシリコンゲート４を用いて全ての
ＭＯＳトランジスタを埋込チャネル型として移動度の向
上による高速化を図っている。ここでゲート材料３、４
に窒化チタンを用いれば仕事関数がｎ＋ポリシリコンと
ｐ＋ポリシリコンとの間の値なので、ＮＭＯＳとＰＭＯ
Ｓの両方を埋込チャネルにするのが容易になる。もちろ
んｎ＋ポリシリコンのみにしてＮＭＯＳを表面チャネル
型にすることも可能であり、その場合には領域１７は不
要である。また、ホットキャリア対策のあためＬＤＤ(L
ightly Doped Drain)構造を採用しており、このＬＤＤ
領域として、ＮＭＯＳではｎ−領域２５、ＰＭＯＳでは
ｐ−領域２３を設けている。本実施例によれば出力抵抗
が大きく、移動度が高いのでアナログおよびアナログ／
デジタル混在集積回路に適し、かつ高速なＣＭＯＳ構造
を提供することができる。

【００１７】第７の実施例の形成方法を図１１に示す。
まず通常のＣＭＯＳプロセスに従い、ｐウェル領域２１
とｎウェル領域２０を形成し、素子分離領域２を形成す
る。次にｎ型チャネル領域１５を形成するためリンのイ
オン打ち込み、ｐ型チャネル領域５を形成するためボロ
ンのイオン打ち込みを行なう(図１１(ａ))。ゲート酸化
で酸化膜７を形成後、ポリシリコンを堆積してイオン打
ち込みによりｎ＋ポリシリコン１９とｐ＋ポリシリコン
３とし、エッチング工程によりゲート電極を形成する。
次にフォトマスクによりＮＭＯＳに対してボロンのイオ
ン打ち込み(７０ｋｅＶ)によりポケット領域２４と斜め
イオン打ち込み(３０ｋｅＶ)により領域１７を形成して
チャネル端を表面チャネル型とする。さらにリンのイオ
ン打ち込みによりＬＤＤ構造のｎ−層２５を形成する。
次にＰＭＯＳに関しても同様にフォトマスクを用いリン
のイオン打ち込み(２００ｋｅＶ)によりポケット領域１
０を形成し、斜めイオン打ち込み(８０ｋｅＶ)により領
域６を形成する。さらにボロンのイオン打ち込みにより
ＬＤＤ構造ｐ−層２３を形成する(図１１ｂ)。次にゲー
ト電極の側壁にサイドウォール２２を形成し、ＮＭＯＳ
には砒素をイオン打ち込みしてソース／ドレイン１４を
形成し、ＰＭＯＳにはボロンをイオン打ち込みしてソー
スドレイン４を形成する(図１１ｃ)。その後層間絶縁膜
８をデポジションし、アルミ配線層１０を付けて完成す
る(図１１ｄ)。

【００１８】図１２はドレイン電流−ドレイン電圧特性
における本発明の効果を示す。本発明のトランジスタ全
体のしきい値を従来と同じにして比較するとチャネル領
域５のしきい値は従来よりも低くなるため、非飽和領域
のドレイン電流は同じゲート電圧に対して多く流れる。
一方、飽和領域では、従来のドレイン電流がドレイン電
圧の増加に伴って増加するのに対し、本発明ではドレイ
ン電圧によらずほぼ一定のドレイン電流が流れ、出力抵
抗が大きくなっていることが分かる。

【００１９】また、本発明では、図１３に示すように、
しきい値のチャネル長依存性においても表面パンチスル
ーを抑えるため短チャネルでのしきい値低下が少ない。

【００２０】

【発明の効果】以上に説明したように、本発明によれば
飽和領域においてドレイン電圧によるドレイン電流変化
が小さく、すなわち出力抵抗が大きく、また、しきい値
のチャネル長による変動や表面パンチスルーを抑えて短
チャネル化が可能な埋込チャネル型ＭＯＳ型半導体装置
が可能になる。これによりアナログ回路でも微細化した
埋込チャネル型ＭＯＳ型半導体装置の使用が可能とな
り、増幅器の増幅率の増加や高周波特性の向上ができ
る。

【図面の簡単な説明】

【図１】本発明の基本的構造を持つ第１の実施例の断面
構造図である。

【図２】従来の埋込チャネル型ＭＯＳトランジスタの断
面構造を示す。

【図３】チャネル両端のソース／ドレイン近傍にポケッ
トを設けた従来例の断面構造を示す。

【図４】本発明と次浦井例のＭＯＳトランジスタのチャ
ネル方向に沿ったポテンシャルの変化を示す。

【図５】本発明の第２の実施例を示す断面構造図であ
る。

【図６】本発明の第３の実施例を示す断面構造図であ
る。

【図７】本発明の第４の実施例を示す断面構造図であ
る。

【図８】本発明の第５の実施例を示す断面構造図であ
る。

【図９】本発明の第６の実施例を示す断面構造図であ
る。

【図１０】本発明の第７の実施例を示す断面構造図であ
る。

【図１１】本発明の第７の実施例の素子構造の形成方法
を示す工程図である。

【図１２】本発明のドレイン電流−ドレイン電圧特性に
おける効果を示す。

【図１３】本発明のしきい値のチャネル長依存性におけ
る効果を示す。

【符号の説明】

１…シリコン基板、２…素子分離絶縁膜、３…ｎ型ポリ
シリコンゲート電極、４…ｐ＋ソース、ドレイン領域、
５…ｐ−チャネル領域、６…ｎ−ドレイン電界ストッ
パ、７…ゲート絶縁膜、８…層間絶縁膜、９…金属配
線、１０…ｎ＋ポケット、１１…高濃度埋込層、１２…
絶縁膜基板、１３…ｐ−／ｐ＋エピタキシャル基板、１
４…ｎ＋ソース、ドレイン領域、１５…ｎ−チャネル領
域、１６…ｐウェル、１７…ｐ−ドレイン電界ストッ
パ、１８…ｎオフセット高耐圧化層、１９…ｐ＋ポリシ
リコンゲート電極、２０…ｎウェル、２１…ｐウェル、
２２…サイドウォール絶縁膜、２３…ｐ−ＬＤＤ層、２
４…ｐ＋ポケット、２５…ｎ−ＬＤＤ層。

Claims

【特許請求の範囲】

【請求項１】埋込チャネル型のＭＩＳ型半導体装置にお
いて、上記埋込チャネル領域とドレイン領域との間に上記埋込
チャネル領域および上記ドレイン領域と反対導電型のド
レイン側反対導電型領域を具備したことを特徴とするＭ
ＩＳ型半導体装置。
【請求項２】上記埋込チャネル領域とソース領域との間
に上記埋込チャネル領域および上記ソース領域と反対導
電型のソース側反対導電型領域を更に具備したことを特
徴とする請求項１に記載のＭＩＳ型半導体装置。
【請求項３】上記埋込チャネル領域よりも深い半導体基
板の内部に上記反対導電型の高不純物濃度埋込層が上記
ソース領域と上記ドレイン領域とに接続する如く形成さ
れたことを特徴とする請求項２に記載のＭＩＳ型半導体
装置。
【請求項４】上記埋込チャネル領域よりも深い半導体基
板の内部に、上記ソース領域と上記ドレイン領域のそれ
ぞれに接続する如く形成された上記反対導電型の高不純
物濃度ポケット層を２個具備することを特徴とする請求
項２に記載のＭＩＳ型半導体装置。
【請求項５】絶縁体上に設けた半導体層に、上記埋込チ
ャネル領域、上記ソース領域、上記ドレイン領域、上記
ソース側反対導電型領域、上記ドレイン側反対導電型領
域が形成されてなることを特徴とする請求項２から請求
項４までのいずれかに記載のＭＩＳ型半導体装置。
【請求項６】上記ドレイン領域と上記ドレイン側反対導
電型領域との間には上記ドレイン領域と同一導電型の低
不純物濃度のオフセット層を設けたことを特徴とする請
求項１に記載のＭＩＳ型半導体装置。