JPH0219840A - アクティブマトリクスパネル及びその製造方法 - Google Patents

アクティブマトリクスパネル及びその製造方法

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JPH0219840A
JPH0219840A JP63168853A JP16885388A JPH0219840A JP H0219840 A JPH0219840 A JP H0219840A JP 63168853 A JP63168853 A JP 63168853A JP 16885388 A JP16885388 A JP 16885388A JP H0219840 A JPH0219840 A JP H0219840A
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靖夫 田中
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はアクティブマトリクス型の液晶表示パネルに係
り、特に、非晶質シリコン薄膜トランジスタによるアク
ティブマトリクスパネルにおける量産時の歩留り向上と
生産性向上を図ったものである。
〔従来の技術〕
従来のアクティブマトリクスパネルでは、特開昭６０−
１８９９７０号、特開昭６３−９９７７号に記載のよう
な薄膜トランジスタを用いている。
〔発明が解決しようとする課題〕
上記従来の技術は、アクティブマトリクスパネルを簡単
な工程で生産性良く作るための配慮がなされていない。
液晶デイスプレィ市場の拡大は、アクティブマトリクス
パネル（以下単にパネルと略す）を安価に大量に生産で
きる技術によって成し得る。したがってパネル製造にお
ける歩留りの向上と、製造工程の短縮が重要課題となっ
ている。
前述の従来技術には記載されていないが、パネルには、
薄膜トランジスタ部の他に、画素電極部、付加容量部、
配線交叉部、端子部等の各機能部位を必要とする。これ
ら各機能部には、必要に応じて、下部導電膜、上部導電
膜、絶縁膜、半導体、不純物含有半導体、保護膜等が設
けられる必要がある。
そこで本発明の目的は、これら各機能部位すべてをより
簡単に、より具体的には、少ないホトマスク数により作
成可能とすることで工程の短縮化を図り、大量生産した
場合の歩留りの向上と、生産性の向上を可能とするアク
ティブマトリクスパネル製造方法を提供することにある
。
〔課題を解決するための手段〕
上記目的は、−回の加工によって、より多くの機能部位
の各部の加工を行うことにより、達成される。詳しくは
、基板上に順に堆積した透明導電膜と金属膜との二層膜
を一枚のホトマスクを用いる加工によって、少なくとも
画素電極と薄膜トランジスタのゲート電極とを同時にパ
タン形成し、上記トランジスタのソース及びドレイン電
極を形成するホトリソグラフィによる加工時に同時に、
上記画素電極上の金属膜を除去するパネル製造方法とす
ることにより、あるいは、さらに、上記ソース及びドレ
イン電極加工時に同時に、上記画素電極上の金属膜と、
上記薄膜トランジスタのソース配線の下層側に堆積され
た不純物含有非晶質シリコン膜の不要部と、ゲート絶縁
膜の上層側に堆積された非晶質シリコン膜の不要部とを
除去する方法とすることにより、達成される。
〔作用〕
まず、画素電極と、薄膜トランジスタのゲート電極とを
同時に加工するために、画素電極用の透明導電膜を基板
上に堆積し、引き続き、ゲート電極用の金属膜を堆積し
、画素電極及び走査線、ゲート電極を同時に形成する。
上記二層膜を一枚のホトマスクを用いるパタン加工とす
れば、これによってホトマスクを一枚減らすことができ
る。
反面、画素電極上に金属膜が残り、不透明となる。ここ
で直ちに金属膜を除いて透明な画素電極を形成すると、
後の工程で画素電極の耐性が不充分となり溶失する問題
も生じる。そこで、透明導電膜上の金属膜を残したまま
にしておけば、この金属膜が、後工程における透明導電
膜の保護の役目をする。そして、画素電極上の金属膜は
、パネル作成工程の終りに近い段階で、薄膜トランジス
タのソース及びドレイン電極をホトマスクによって加工
する時に同時に除去することで、工程増とはならないで
、除去される。また、この時に、薄膜トランジスタ形成
用にゲート絶縁膜上に堆積された不純物含有非晶質シリ
コン膜や非晶質シリコン膜の不要部の除去も同時に行う
ことにより、実質的なセルファライン（自己整合）が行
われ、ホトマスク数の低減及び工程短縮が達成される。
これにより、パネル量産時の歩留りの向上が実現する。
〔実施例〕
以下、本発明の詳細な説明する。
実施例１ 第１図（ａ）＝　（ｂ）、（ｃ）、（ｄ）は本発明の第
１の実施例のプロセスフローを示す断面図、第２図（ａ
）は完成した平面図、第２図（ｂ）はその部分拡大図で
ある。パネルには薄膜トランジスタ部Ａと、画素電極部
Ｂと、付加容量部Ｃと、配線交叉部りと、端子部Ｅとが
ある。これら各機能部を順次形成してゆく。まず、第１
図（ａ）に示すように、ガラス基板１００上に、透明導
電膜１０１として例えばＩＴＯ（酸化インジウム錫）膜
を厚さ８０ｎｍ堆積し、その上に下部導電膜１０２、例
えばＣｒ膜、を厚さ１１００ｎ堆積し、これらの二層膜
を一枚のホトマスクを用いて、通常のホトエツチングプ
ロセスによって加工する。この加工により、薄膜トラン
ジスタ部Ａにおけるゲート電極１１　（第２図）、画素
電極１２、走査線１０、付加容量下部電極１３を形成す
る０次に第１図（ｂ）に示すように、ＣＶＤ法（化学的
気相析出法）によって、絶縁膜１０３例えばＳｉＮ膜を
厚さ３００ｎｍ、引き続き半導体１０４例えば非晶質シ
リコン（以下ａ−８ｉと略す）膜を厚さ５０ｎ　ｍ、さ
らに引き続いて保護膜１０５例えばＳｉＮ膜を厚さ２０
０ｎ　ｍ堆積し、その後、この保護膜１０５を、二枚目
のホトマスクを用いるホトエツチングによって加工する
。この加工において。
保護膜１０５は、薄膜トランジスタ部Ａのゲート電極１
１の幅より狭くして残し、また配線交叉部りにも残す。
この工程によって、第２図における保護膜２が形成され
る。次に第１図（ｃ）に示すように、三枚目のホトマス
クを用いて半導体１０４を加工し、薄膜トランジスタ部
Ａでは、チャネル長方向にはゲート電極１１０幅より広
く、チャネル幅方向にはゲート電極１１より短かく残し
、また配線交叉部りにも残す。さらに、四枚目のホトマ
スクを用いて絶縁膜１０３を加工する。この加工では、
走査線１０の一部、端子部Ｅ及び画素電極部Ｂより若干
狭い領域から絶縁膜１０３を除去する。次に第１図（ｄ
）に示すように、不純物含有半導体１０６膜、例えばＰ
を１％含むａ−８Ｌ膜、をＣＶＤ法によって厚さ５０ｎ
　ｍ堆積し、引き続き上部導電膜（１）１０７、例えば
Ｃｒ膜、をスパッタ法によって厚さ１１００ｎ堆積し、
さらに上部導電膜（Ｉｆ）１０８、例えばＡＱ膜、をス
パッタ法により厚さ５００ｎ　ｍ堆積し、その後、五枚
目のホトマスクを用いるホトエツチングによってこれら
の三層膜、すなわち、ＡＭ膜とＣｒ膜とＰを含むａ−８
ｉ膜より成る三層膜、を加工する。この加工においては
、薄膜トランジスタ部Ａではドレイン５１、ソース５２
に三層を残し１画素電極部Ｂでは、ソース５２のコンタ
クト部以外の領域から三層を除去後さらに引き続き下部
導電膜１０２をも除去し、付加容量部Ｃでは、付加容量
上部電極５３を残し、走査線１０上のコンタクトホール
４を覆い、電気的に接続するように残す。
また、信号線５０は残し、配線交叉部りでは、二層配線
を形成する。さらに端子部Ｅでは、外部接続部分に透明
導電膜１０１が現われるように加工し、第１図（ｄ）及
び第２図に示すパネルを得る。この後、パッシベーショ
ン膜、配向膜等を必要に応じて形成することになるが、
この後のデイスプレィパネルの製法については、本発明
の主旨に関わるものではないことから、省略する０本実
施例で用いたホトマスク数は五枚である。
実施例２ 本発明の第２の実施例を第３図、第４図により説明する
。まず、第３図（ａ）に示すように、ガラス基板１００
上に、透明導電膜１０１として例えばＩＴＯ膜を厚さ８
０ｎ　ｍ堆積し、その上に下部導電膜１０２、例えばＣ
ｒ膜、を厚さ１１００ｎ堆積し、これらの二層膜を一枚
のホトマスクを用いて１通常のホトエツチングプロセス
によって加工する。この加工により、薄膜トランジスタ
部Ａにおけるゲート電極１１（第４図）、画素電極１２
、走査線ｌＯ１付加容量下部電極１３を形成する０次に
第３図（ｂ）に示すように、ＣＶＤ法によって、絶縁膜
１０３例えばＳｉＮ膜を厚さ２５０ｎ　ｍ、引き続き半
導体１０４例えばａ−３ｉ膜を厚さ３０ｎ　ｍ、さらに
引き続いて保護膜１０５例えばＳｉＮ膜を厚さ２５０ｎ
　ｍ堆積し、その後、この保護膜１０５を、五枚目のホ
トマスクを用いるホトエツチングによって加工する。こ
の加工において、保護膜１０５は、薄膜トランジスタ部
Ａのゲート電極１１の幅より狭くして残し、また配線交
叉部りにも残す。この工程によって、第４図における保
護膜２が形成される０次に第３図（Ｑ）に示すように、
五枚目のホトマスクを用いて半導体１０４を加工し、半
導体１０４を、薄膜トランジスタ部Ａでは、チャネル長
方向にはゲート電極１１の幅より広く、チャネル幅方向
にはゲート電極１１より短く残し、また配線交叉部りに
も残す。さらに、四枚目のホトマスクを用いて絶縁膜１
０３を加工する。この加工では、端子部Ｅ及び画素電極
部Ｂよ゛り若干狭い領域がら絶縁ｉｌｌ　１０３を除去
する。次に第３図（ｄ）に示すように、不純物含有半導
体１０６膜、例えばＰを０．８％含むａ−８ｉ膜、をＣ
ＶＤ法によって厚さ４０ｎｍ堆積し、引き続き上部導電
膜（１）１０７、例えばＣｒ膜、をスパッタ法によって
厚さ８０ｎ　ｍ堆積し、さらに上部導電膜（ＩＩ）１０
８、例えばＡＱ膜、をスパッタ法により厚さ４００ｎｍ
堆積し、その後、五枚目のホトマスクを用いるホトエツ
チングによってこれらの三層膜を加工する。この加工に
おいては、薄膜トランジスタ部Ａではドレイン５１、ソ
ース５２に三層膜を残し、画素電極部Ｂでは、ソース５
２のコンタクト部と付加容量上部電極５３のコンタクト
部以外の領域から三層膜を除去後さらに引き続き下部導
電膜１０２をも除去し、また付加容量部Ｃでは付加容量
上部電極５３を残し、信号線５０は残し、配線交叉部り
では、二層配線を形成する。さらに端子部Ｅでは、外部
接続部分に透明導電膜１０１が現れるように加工し、第
３図（ｄ）及び第４図に示すパネルを得る１本実施例で
用いたホトマスク数は五枚である。
実施例３ 本発明の第３の実施例を、先の第１図、第２図を再び用
いて、説明する。まず、第１図（ａ）に示すように、ガ
ラス基板１００上に、透明導電膜１０１、例えばＩＴＯ
膜、を厚さ７０ｎ　ｍ堆積し、その上に下部導電膜１０
２、例えばＣｒ膜、を厚さ１２０ｎ　ｍ堆積し、これら
の二層膜を一枚のホトマスクを用いて、通常のホトエツ
チングプロセスによって加工する。
この加工により、薄膜トランジスタ部Ａにおけるゲート
電極１１（第２図）、画素電極１２、走査線１０、付加
容量下部電極１３を形成する。次に第１図（ｂ）に示す
ように、ＣＶＤ法によって、絶縁膜１０３例えばＳｉＮ
膜を厚さ２８０ｎ　ｍ、引き続き半導体１０４膜例えば
ａ−８Ｌ膜を厚さ４０ｎｍ、さらに引き続いて保護膜１
０５例えばＳｉＮ膜を厚さ３００ｎ　ｍ堆積し、その後
、この保護膜１０５を、五枚目のホトマスクを用いるホ
トエツチングによって加工する。この加工において、保
護膜１０５は、薄膜トランジスタ部Ａのゲート電極１１
の幅より狭くして残し、また配線交叉部りにも残す。こ
の工程によって、第２図における保護膜２が形成される
。さらに、五枚目のホトマスクを用いて絶縁膜１０３を
加工する。この加工では、走査線１０の一部、端子部Ｅ
及び画素電極部Ｂより若干狭い領域から絶縁膜１０３を
除去する０次に第１図（Ｑ）に示すように、四枚目のホ
トマスクを用いて半導体１０４を加工し、この加工によ
り半導体１０４を、薄膜トランジスタ部Ａでは、チャネ
ル長方向にはゲート電極１１の幅より広く、チャネル幅
方向にはゲート電極１１より短く残し、また配線交叉部
りにも残す。次に第１図（ｄ）に示すように、不純物含
有半導体１０６膜、例えばＰを０．６％含むａ−８ｉ膜
、をＣＶＤ法によって厚さ５０ｎ　ｍ堆積し、引き続き
上部導電膜（１）　１０７、例えばＣｒ膜、をスパッタ
法により厚さ７０ｎ　ｍ堆積し、さらに上部導電膜（Ｉ
Ｉ）１０８、例えばＡ　Ｍ膜、をスパッタ法により３５
０ｎ　ｍ堆積し、その後、五枚目のホトマスクを用いて
これらの三層膜をホトエツチング加工する。この加工に
おいて、薄膜トランジスタ部Ａでは、ドレイン５１、ソ
ース５２に三層を残し、画素電極部Ｂでは、ソース５２
のコンタクト部以外の領域から三層を除去し、さらに引
き続き下部導電膜１０２をも除去し、付加容量部Ｃでは
、付加容量上部電極５３を残し、走査線１０上のコンタ
クトホール４を覆い電気的に接続するよう残す。
また、信号線５０は残し、配線交叉部りでは、二層配線
を形成する。さらに端子部Ｅでは、外部接続部分に透明
導電膜１０１が現れるように加工し、第１図（ｄ）及び
第２図に示すパネルを得る。この後、パッシベーション
膜、配向膜等を必要に応じて形成することになる。本実
施例で用いたホトマスク数は五枚である。
実施例４ 本発明の第４の実施例を第５図、第６図により説明する
。まず、第５図（ａ）に示すように、ガラス基板１００
上に、透明導電膜１０１、例えばＩＴＯ膜、を厚さ１１
００ｎ堆積し、その上に下部導電膜１０２、例えばＣｒ
膜、を厚さ６０ｎｍ堆積し、これらの二層膜を一枚のホ
トマスクを用いて、通常のホトエツチングプロセスによ
って加工する。この加工により、薄膜トランジスタ部Ａ
におけるゲート電極１１　（第６図）、画素電極１２、
走査線１０、付加容量下部電極１３を形成する０次に第
５図（ｂ）に示すように、ＣＶＤ法によって、絶縁膜１
０３例えばＳｉＮ膜を厚さ３５０ｎ　ｍ、引き続き半導
体１０４膜例えばａ−８ｉ膜を厚さ６０ｎｍ、さらに引
き続いて保護膜１０５例えばＳｉＮ膜を厚さ３００ｎ　
ｍ堆積し、その後、この保護膜１０５を、二枚目のホト
マスクを用いてエツチング加工する。この加工において
、保護膜１０５は、薄膜トランジスタ部Ａのゲート電極
１１の幅より狭くして残し、また配線交叉部りにも残す
。この工程によって、第６図における保護膜２が形成さ
れる。次に第５図（Ｃ）に示すように、五枚目のホトマ
スクを用いて半導体１０４を加工し、薄膜トランジスタ
部Ａでは、チャネル幅方向にはゲート電極１１の幅より
広く、チャネル幅方向にはゲート電極１１より短く残し
、また配線交叉部りにも残す。さらに、四枚目のホトマ
スクを用いて絶縁膜１０３を加工する。この加工では、
端子部Ｅ及び画素電極部Ｂより若干狭い領域から絶縁膜
１０３を除去する０次に第５図（ｄ）に示すように、不
純物含有半導体１０６膜５例えばＰを１％含むａ−５Ｌ
膜、をＣＶＤ法によって厚さ５０ｎｍ堆積してから五枚
目のホトマスクを用いて不純物含有半導体１０６膜をエ
ツチング加工する。この加工では、不純物含有半導体１
０６膜が、薄膜トランジスタ部Ａのソース及びドレイン
電極パターンより小さくなるようにし、しかも、ａ−３
ｉの半導体膜１０４の段差部及び保護膜１０５の一部を
覆うようにする。次に、上部導電膜（Ｉ）１０７、例え
ばＣｒ膜、をスパッタ法によって厚さ６０ｎｍ堆積し、
さらに上部導電膜（■）　１０８．例えばＡｆｌ膜、を
スパッタ法によって厚さ５００ｎ　ｍ堆積した後、これ
らの二層膜を大枚目のホトマスクを用いてエツチング加
工する。
この加工において、薄膜トランジスタ部Ａでは、ドレイ
ン５１．ソース５２に二層を残し、画素電極部Ｂでは、
ソース５２及び付加容量部Ｃのコンタクト以外の領域か
ら二層を除き、さらに引き続き下部導電膜１０２をも除
去し、また付加容量部Ｃでは、付加容量上部電極５３を
残し、また信号線５０は残し。
配線交叉部りでは、二層配線を形成する。さらに端子部
Ｅでは、外部接続部分に透明導電膜１０１が現れるよう
に加工し、第５図（ｄ）及び第６図に示すパネルを得る
。本実施例で用いたホトマスク数は大枚である。
実施例５ 本発明の第５の実施例を第７図、第８図により説明する
。まず、第７図（ａ）に示すように、ガラス基板１００
上に、透明導電膜１０１、例えばＩＴＯ膜、を厚さ６０
ｎ　ｍ堆積し、その上に下部導電膜１０２、例えばＣｒ
膜、を厚さ８０ｎｍ堆積し、これらの二層膜を一枚のホ
トマスクを用いて、通常のホトエツチングプロセスによ
って加工する。この加工により、薄膜トランジスタ部Ａ
におけるゲート電極１１（第８１！ｌ）、画素電極１２
、走査線１０、付加容量下部電極１３を形成する。次に
第７図（ｂ）に示すように、ＣＶＤ法によって、絶縁膜
１０３、例えばＳｉＮ膜、を厚さ２５０ｎｍ、引き続き
半導体１０４膜、例えばａ−３ｉ膜、を厚さ２０ｎ　ｍ
、さらに引き続いて保護膜１０５、例えばＳｉＮ膜、を
厚さ２０ｎ　ｍ堆積し、その後、この保護膜１０５を、
二枚目のホトマスクを用いてエツチング加工する。この
加工において、保護膜１０５は、薄膜トランジス７タ部
Ａのゲート電極１１の幅より狭くして残し、また配線交
叉部りにも残す。この工程によって、第８図における保
護膜２が形成される。次に第７図（ｃ）に示すように、
三枚目のホトマスクを用いて半導体１０４膜及び絶縁膜
１０３を加工する。この加工では。
半導体１０４膜と絶縁膜１０３を、端子部Ｅ及び画素電
極部Ｂより若干狭い領域から除去する０次に、第７図（
ｄ）に示すように、不純物含有半導体１０６膜、例えば
Ｐを１％含むａ−３ｉ膜、をＣＶＤ法によって厚さ５０
ｎ　ｍ堆積し、さらに上部導電膜（ＩＩ）１０８、例え
ばＡＱ膜、をスパッタ法により厚さ３００ｎ　ｍ堆積し
、その後、これらの二層膜を四枚目のホトマスクを用い
てエツチング加工する。この加工においては、薄膜トラ
ンジスタ部Ａではドレイン５１、ソース５２を残し１画
素電極部Ｂでは。
ソース５２及び付加容量部Ｃのコンタクト部以外の領域
の二層を除去し、付加容量部Ｃでは、付加容量上部電極
５３を残し、また、信号線５０は残し、配線交叉部りで
は、二層配線を形成する。上部導電膜（■）１０８と不
純物含有半導体１０６膜との二層膜の加工が終った後、
引き続き半導体１０４膜を加工し、さらに画素電極部Ｂ
及び端子部Ｅ上の下部導電膜１０２を除去することによ
って、第７図（ｄ）及び第８図に示すパネルを得る。本
実施例で用いるホトマスク数は四枚である。
以上説明した第１〜第５の実施例では、下部導電膜１０
２にＣｒ膜を、上部導電膜（１）１０７［ただし、第５
の実施例では上部導電膜（１）１０７を形成しない］に
Ｃｒ膜を、また上部導電膜（ＩＩ）１０ｇにＡｎ膜を用
いるとして説明したが、これら材料は本発明を特に限定
するものではない。また、上部導電１１５Ｉ（１）１０
７の有無、付加容量の接続方法、すなわち付加容量上部
電極５３を、画素電極１２と接続するか、走査線１０と
接続するか等も本発明を制限するものではなく、自由に
選択することができる。また半導体１０４膜のパタンは
ゲート電極１１の幅より狭くすることも可能である。
実施例６ 本発明の第６の実施例を、先に示した第３図、第４図を
用いて説明する。まず、第３図（ａ）に示すように、ガ
ラス基板１００上に、透明導電膜１０１、例えばＩＴＯ
膜、を厚さ８０ｎ　ｍ堆積し、その上に下部導電膜１０
２、例えばＣｒ膜、を厚さ１１００ｎ堆積し、これらの
二層膜を一枚のホトマスクを用いて、通常のホトエツチ
ングプロセスによって加工する。
この加工により、薄膜トランジスタ部Ａにおけるゲート
電極１１（第４図）、画素電極１２、付加容量下部電極
１３を形成する６次に第３図（ｂ）に示すように、ＣＶ
Ｄ法によって、絶縁膜１０３、例えばＳｉＮ膜、を厚さ
３００ｎ　ｍ、引き続き半導体１０４膜、例えばａ−８
Ｌ膜を厚さ２００ｎ　ｍ堆積し、さらに引き続いて、保
護膜１０５を堆積する。保護膜１０５としては、例えば
（１）ＳｉＨ，とＮＨ，と０２とを主成分とするＣＶＤ
法によって５ｉｘＯｙＮｚ（ＸｓＹ、Ｚの値はＣＶＤ条
件によって変化する）を堆積する、（２）　Ｓｉ　ｘ　
Ｎ　ｖ　　（Ｘ、　Ｙ（７）値はＣＶＤ条件によって変
化する）を堆積し、その上にさらにＳ　ｉＨ４と０□を
主成分として５ｉｘｔｙ　を堆積し、二層膜とする、（
３）ＣＶＤ法によって５ｉｘＯｖを堆積する、（４）Ｓ
ｉｘＮｙ膜を堆積後、減圧酸素雰囲気中で放電処理する
、等のいずれかを用いて形成する。堆積した保護膜１０
５を、二枚目のホトマスクを用いてエツチング加工する
。この加工において、保護膜１０５は、薄膜トランジス
タ部Ａのゲート電極１１の幅より狭くして残し、また配
線交叉部りにも残す。この工程によって、第４図におけ
る保護膜２が形成される。次に第３図（ｃ）に示すよう
に、三枚目のホトマスクを用いて半導体１０４を加工し
、薄膜トランジスタ部Ａでは、チャネル長方向にはゲー
ト電極１１の幅より広く、チャネル幅方向にはゲート電
極１１より短く残し、また配線交叉部りにも残す。さら
に、四枚目のホトマスクを用いて絶縁膜１０３を加工す
る。この加工では、端子部Ｅ及び画素電極部Ｂより若干
狭い領域から絶縁膜１０３を除去する６次に第３図（ｄ
）に示すように、不純物含有半導体ｉｏ６膜、例えばＰ
を１％含むａ−８Ｌ膜、をＣＶＤ法によって厚さ５０ｎ
　ｍ堆積し、引き続き上部導電膜（Ｉ）１０７、例えば
Ｃｒ膜、をスパッタ法によって厚さ１１００ｎ堆積し、
さらに上部導電膜（ＩＩ）１０８、例えばＡＱ膜、をス
パッタ法により厚さ５００ｎｍ堆積し、その後、これら
の三層膜を五枚目のホトマスクを用いてエツチング加工
する。この加工においては、薄膜トランジスタ部Ａでは
ドレイン５１、ソース５２に三層を残し、画素電極部Ｂ
では、ソース５２のコンタクト部以外の領域から三層を
除去後さらに引き続き下部導電１１９１０２をも除去し
、付加容量部Ｃでは、付加容量上部電極５３を残す。
また、信号線５０は残し、配線交叉部りでは、二層配線
を形成する。さらに端子部Ｅでは、外部接続部分に透明
導電膜１０１が視光るように加工する。
ここで、不純物含有半導体１０６を例えばフレオン系ガ
スで加工する際に、先に説明した実施例では保護膜１０
５が少なからず減少するが、本実施例での保護膜１０５
には、Ｓｉと酸素との化合物が含まれていて、フレオン
系ガスに対する耐性が充分にあることから、保護膜１０
５をほとんど減少させることなく不純物含有半導体１０
６を加工することができる。このようにして、第３図（
ｄ）及び第４図に示したアクティブマトリクスパネルを
得る。本実施例で用いたホトマスク数は五枚である。
実施例７ 本発明の第７の実施例を第９図、第１０図により説明す
る。まず、第９図（ａ）に示すように、ガラス基板１０
０上に、透明導電膜１０１、例えばＩＴＯ膜、を厚さ８
０ｎ　ｍ堆積し、その上に下部導電膜１０２、例えばＣ
ｒ膜、を厚さ１１００ｎ堆積し、これらの二層膜を一枚
のホトマスクを用いて、通常のホトエツチングプロセス
によって加工する。この加工により、薄膜トランジスタ
部Ａにおけるゲート電極１１　（第１０図）、ｍ製電％
１２、走査、Ｉｘｏ、付加容量上部電極１３を形成する
。次に第９図（ｂ）に示すように、ＣＶＤ法によって、
絶縁膜１０３、例えばＳｉＮ膜、を厚さ３００ｎ　ｍ、
引き続き半導体１０４膜、例えばａ−３ｉ膜、を厚さ５
０ｎｍ、さらに引き続いて保護膜１０５、例えば５ｉｘ
ＯｖＮｚ膜、を厚さ３５０ｎ　ｍ堆積し、その後、この
保護膜１０５を、五枚目のホトマスクを用いてエツチン
グ加工する。
この加工において、保護膜１０５は、薄膜トランジスタ
部Ａのゲート電極１１の幅より狭くして残し、また配線
交叉部りにも残す。この工程によって、第１０図におけ
る保護膜２が形成される。次に第９図（Ｃ）に示すよう
に、五枚目のホトマスクを用いて絶縁膜１０３を加工す
る。この加工では、端子部Ｅ及び画素電極部Ｂより若干
狭い領域から絶縁膜１０３を除去する。次に、不純物含
有半導体１０６膜、例えばＰを１％含むａ−８ｉ膜、を
ＣＶＤ法によって厚さ５０ｎ　ｍ堆積し、その後、四枚
目のホトマスクを用いて、不純物含有半導体１０６膜を
、ソース、ドレイン電極より小さく、保護膜１０５の中
央部を除くように加工し、さらに引き続いて半導体１０
４膜を加工する０次に第９図（ｄ）に示すように、上部
導電膜（１）１０７．例えばＣｒ膜、をスパッタ法によ
り厚さ６０ｎ　ｍ堆積し、さらに上部導電膜（ＩＩ）１
０ｇ、例えばＡｎ膜、をスパッタ法により厚さ５００ｎ
　ｍ堆積し、その後、これらの二層膜を五枚目のホトマ
スクを用いてエツチング加工する。
この加工においては、薄膜トランジスタ部Ａではドレイ
ン５１、ソース５２に二層を残し１画素電極部では、ソ
ース５２のコンタクト部以外の領域がら二層を除去後さ
らに引き続き下部導電膜１０２をも除去し、付加容量部
Ｃでは付加容量上部電極５３を残し、また、信号線５０
は残し、配線交叉部りでは、二層配線を形成する。さら
に端子部Ｅでは、外部接続部分に透明導電膜１０１が現
れるように加工する。これにより、第９図（ｄ）及び第
１０図に示すパネルを得る０本実施例で用いたホトマス
ク数は五枚である。
以上説明した各実施例によれば、ホトマスクの枚数が低
減されることからパネル加工の簡易化が達成されると共
に、画素電極用の透明導電膜上に形成されたゲート電極
用金属膜が、ソース及びドレイン電極加工の最終工程時
に同時に除去される方法であることから、この金属膜が
途中工程における透明導電膜の保護の役目をするという
利点があり、また画素電極の周辺に不透明部分が残され
ることから、画素周辺での液晶の不安定部分が遮光され
、画像信号に見合った透過率が画素内で一様に達成され
るという効果もある。さらに、第６及び第７の実施例に
よれば、チャネル部の上部の・一部分において、ゲート
絶縁膜１０３上に堆積される、ａ−８ｉから成る半導体
膜１０４と、この半導体膜１０４とソース及びドレイン
電極とのコンタクトをとるために堆積される不純物含有
半導体膜１０６との層間に、ＳＬと酸素との化合物を含
む保護膜１０５を形成する方式であることから、不純物
含有半導体膜加工時にフレオン系ガスに対する耐性を高
いものとすることができる利点がある。
〔発明の効果〕
以上説明したように、本発明によれば、四枚から入校と
少ないホトマスク使用枚数によって、薄膜トランジスタ
部１画素電極部、付加容量部、配線交叉部、端子部等、
液晶デイスプレィパネルに必要な各機能部を形成できる
。すなわち、まず透明導電膜と金属膜との二層膜構造と
し、これを−枚のホトマスクによる加工で、ゲート電極
１画素電極、走査線及び付加容量下部電極を同時にパタ
ン形成することによって使用マスク数を減・らすことが
できる。さらに、上部のソース及びドレイン電極加工時
に同時に、不純物含有半導体と半導体、及び画素電極の
透明導電膜上の金属膜を除去することにより、ここでも
使用マスク数を減らすことができると共に、透明導電膜
上の金属膜が中間工程時の保護の役目をするという優れ
た効果をも生じる。このように、−枚のホトマスクによ
り複数の機能部を形成すること、及び自己整合加工法を
用いることにより、工程の短縮、単純化が成され。
大量生産ラインにおける歩留りの向上と生産性の向上が
達成される。
【図面の簡単な説明】
第１図（ａ）、（ｂ）、（ｃ）、（ｄ）は本発明の一実
施例のプロセスフローを示す断面図、第２図（ａ）は第
１図（ｄ）における平面図、（ｂ）はその部分拡大図、
第３図（ａ）、（ｂ）、（Ｑ）、（ｄ）。 第５図（ａ）、　（ｂ）、　（ｃ）、　（ｄ）、第７図
（ａ）。 （ｂ）、　（ｃ）、　（ｄ）、第９図（ａ）、　（ｂ）
、　（ｃ）。 （ｄ）はそれぞれ本発明の他の実施例のプロセスフロー
を示す断面図、第４図、第６図、第８図、第１０図はそ
れぞれ第３図（ｄ）、第５図（ｄ）、第７図（ｄ）、第
９図（ｄ）における平面図である。 符号の説明 ２・・・保護膜　　　　　　３・・・非晶質半導体４・
・・コンタクトホール　１０・・・走査線１１・・・ゲ
ート電極　　　　１２・・・画素電極１３・・・付加容
量下部電極　５０・・・信号線５１・・・ドレイン　　
　　　５２・・・ソース５３・・・付加容量上部電極１
００・・・基板１０１・・・透明導電膜　　　１０２・
・・下部導電膜１０３・・・絶縁膜　　　　　１０４・
・・半導体ｔＯＳ・・・保護膜　　　　　１０６・・・
不純物含有半導体１０７・・・上部導電膜（１）　　１
０８・・・上部導電膜（ＩＩ）代理人弁理士　　中　村
　純之助 第１図 第 ２図 第 ３図 ２−Ａ集４を極 （ｂ） 第 ２図 第４図 第７ 図 第８図 Ｄ ＋

Claims (1)

  1. 【特許請求の範囲】 １、アクティブマトリクス型の液晶パネルにおいて、基
    板上に順に堆積した透明導電膜と金属膜との二層膜を加
    工することによって、少なくとも画素電極と薄膜トラン
    ジスタのゲート電極とを同時にパタン形成し、上記薄膜
    トランジスタのソース及びドレイン電極を形成する加工
    時に同時に、上記画素電極上の金属膜を除去することを
    特徴とするアクティブマトリクスパネル製造方法。 ２、アクティブマトリクス型の液晶パネルにおいて、基
    板上に順に堆積した透明導電膜と金属膜との二層膜を加
    工することによって、少なくとも画素電極と薄膜トラン
    ジスタのゲート電極とを同時にパタン形成し、上記薄膜
    トランジスタのソース及びドレイン電極を形成する加工
    時に同時に、上記画素電極上の金属膜と、上記薄膜トラ
    ンジスタのソース配線の下層側に堆積された不純物含有
    非晶質シリコン膜の不要部とを除去することを特徴とす
    るアクティブマトリクスパネル製造方法。 ３、アクティブマトリクス型の液晶パネルにおいて、基
    板上に順に堆積した透明導電膜と金属膜との二層膜を加
    工することによって、少なくとも画素電極と薄膜トラン
    ジスタのゲート電極とを同時にパタン形成し、上記薄膜
    トランジスタのソース及びドレイン電極を形成する加工
    時に同時に、上記画素電極上の金属膜と、上記薄膜トラ
    ンジスタのソース配線の下層側に堆積された不純物含有
    非晶質シリコン膜の不要部と、さらに上記不純物含有非
    晶質シリコン膜の下層側でゲート絶縁膜の上層側に堆積
    された非晶質シリコン膜の不要部とを除去することを特
    徴とするアクティブマトリクスパネル製造方法。 ４、請求項１あるいは２あるいは３記載のパネル製造方
    法において、前記画素電極は、その中央部が透明導電膜
    で形成されその周辺部が透明導電膜と金属膜との二層膜
    で形成されていることを特徴とするアクティブマトリク
    スパネル製造方法。 ５、請求項３あるいは４記載のパネル製造方法において
    、前記不純物含有非晶質シリコン膜と前記非晶質シリコ
    ン膜との間に、シリコンを主成分とし少なくとも酸素を
    含む化合物より成る保護膜を介在させたことを特徴とす
    るアクティブマトリクスパネル製造方法。 ６、請求項１あるいは２あるいは３記載のパネル製造方
    法において、前記画素電極とゲート電極とを同時に形成
    する加工及び前記ソース・ドレイン電極を形成する加工
    が、ホトマスクを用いたホトリソグラフィによる加工で
    あることを特徴とするアクティブマトリクスパネル製造
    方法。
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