JPS60189970A - 薄膜トランジスタアレイ - Google Patents
薄膜トランジスタアレイInfo
- Publication number
- JPS60189970A JPS60189970A JP59047436A JP4743684A JPS60189970A JP S60189970 A JPS60189970 A JP S60189970A JP 59047436 A JP59047436 A JP 59047436A JP 4743684 A JP4743684 A JP 4743684A JP S60189970 A JPS60189970 A JP S60189970A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- film
- electrode
- drain
- source
- Prior art date
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- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
- H10D30/6739—Conductor-insulator-semiconductor electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は液晶表示デバイスのアクティブマトリクス駆動
に用いられる薄膜トランジスタアレイに関する。
に用いられる薄膜トランジスタアレイに関する。
従来例の構成とその問題点
アモルファスシリコン、 Ｃｄ’ｓなどの半導体薄膜を
利用する薄膜トランジスタは、アクティブマトリクスア
ドレス形の多素子表示デバイス、とくに液晶表示デバイ
スのクロストーク防止用として注目を集めている。
利用する薄膜トランジスタは、アクティブマトリクスア
ドレス形の多素子表示デバイス、とくに液晶表示デバイ
スのクロストーク防止用として注目を集めている。
第１図は従来の薄膜トランジスタの平面形状の一例であ
る。すなわち絶縁基板上にゲート電極３、ゲート絶Ｒｇ
４、半導体膜６、及びソース電極６、ドレイン電極７が
この順に積層されている。ソース電極６は絵素電極１ｏ
と接続される。絵素電極１０は、液晶セルに対する一方
の電極となる。ソース電極６およびドレイン電極７がゲ
ート電極３、半導体膜５と共通に重なる部分がそれぞれ
ソースコンタクト８、ドレインコンタクト９となる。Ｘ
ｌ。
る。すなわち絶縁基板上にゲート電極３、ゲート絶Ｒｇ
４、半導体膜６、及びソース電極６、ドレイン電極７が
この順に積層されている。ソース電極６は絵素電極１ｏ
と接続される。絵素電極１０は、液晶セルに対する一方
の電極となる。ソース電極６およびドレイン電極７がゲ
ート電極３、半導体膜５と共通に重なる部分がそれぞれ
ソースコンタクト８、ドレインコンタクト９となる。Ｘ
ｌ。
Ｙｌ はそれぞれ共通ゲート引出し線、共通ドレイン引
出し線である。第２図にこのトランジスタの断面構造を
示した。
出し線である。第２図にこのトランジスタの断面構造を
示した。
さてこのような薄膜トランジスタは、まずゲート電極３
のバターニングを行ったあとゲート絶縁゛膜、半導体膜
を、化学蒸着法（ＣＶＤ法）、プラズマＣＶＤ法、真空
蒸着法などにより連続堆積される。このような方法で堆
積された膜の電気的耐圧は、下地の状態に強く依存し、
とくに下地に段差が存在する所具体的にはゲート電極の
端部において耐圧が低下する。このような理由から、従
来のトランジスタは、ドレイン・ゲート間、あるいはソ
ース・ゲート間の耐圧が不十分で満足なトランジスタ特
性が得られない。とくにゲート・ソース間の耐圧が低い
とその間にリーク電流が発生して表示性能を損う。
のバターニングを行ったあとゲート絶縁゛膜、半導体膜
を、化学蒸着法（ＣＶＤ法）、プラズマＣＶＤ法、真空
蒸着法などにより連続堆積される。このような方法で堆
積された膜の電気的耐圧は、下地の状態に強く依存し、
とくに下地に段差が存在する所具体的にはゲート電極の
端部において耐圧が低下する。このような理由から、従
来のトランジスタは、ドレイン・ゲート間、あるいはソ
ース・ゲート間の耐圧が不十分で満足なトランジスタ特
性が得られない。とくにゲート・ソース間の耐圧が低い
とその間にリーク電流が発生して表示性能を損う。
発明の目的
本発明は、ドレインゲート間、あるいはソースゲート間
の耐圧が十分に高く液晶と組み合わせた場合に満足な表
示性能の得られる薄膜トランジスタアレイに関する。
の耐圧が十分に高く液晶と組み合わせた場合に満足な表
示性能の得られる薄膜トランジスタアレイに関する。
発明の構成
本発明による薄膜トランジスタアレイは、絶縁基板上に
ゲー［・電極、ゲート絶縁膜、半導体膜、絶縁被覆膜、
及びソース、ドレイン電極をこの順序で形成し、前記ゲ
ート電極の端部が平面的に見て上記ソース電極あるいは
ドレイン電極と重なる部分のすべてにおいて上記ゲート
絶縁膜、半導体膜および絶縁被覆膜の３つの層が同時に
介在していることを特徴とする。従ってゲート電極とソ
ースあるいはドレイン電極との間の耐圧は大幅に向上す
る。
ゲー［・電極、ゲート絶縁膜、半導体膜、絶縁被覆膜、
及びソース、ドレイン電極をこの順序で形成し、前記ゲ
ート電極の端部が平面的に見て上記ソース電極あるいは
ドレイン電極と重なる部分のすべてにおいて上記ゲート
絶縁膜、半導体膜および絶縁被覆膜の３つの層が同時に
介在していることを特徴とする。従ってゲート電極とソ
ースあるいはドレイン電極との間の耐圧は大幅に向上す
る。
実施例の説明
第３図及び第４図は本発明による薄膜トランジスタアレ
イの一実施例の説明図で、第３図は平面図、第４図はト
ランジスタ部の断面図である。本実施例では、薄膜トラ
ンジスタは、ガラスの絶縁氷板１２上に順次ゲート電極
３、ゲート絶縁膜べ半導体膜６が積層され、さらに新た
に絶縁被覆膜１３が追加され、そののちソース６及びド
レイン電極７が形成される。そしてゲート電極３の内部
にソースコンタクト８及びドレインコンタクト９となる
べき絶縁被穆膜あ開口部が設けられている。
イの一実施例の説明図で、第３図は平面図、第４図はト
ランジスタ部の断面図である。本実施例では、薄膜トラ
ンジスタは、ガラスの絶縁氷板１２上に順次ゲート電極
３、ゲート絶縁膜べ半導体膜６が積層され、さらに新た
に絶縁被覆膜１３が追加され、そののちソース６及びド
レイン電極７が形成される。そしてゲート電極３の内部
にソースコンタクト８及びドレインコンタクト９となる
べき絶縁被穆膜あ開口部が設けられている。
また共通ゲート引出し線Ｘ１と共通ドレイン引出し線Ｙ
１が重なる部分にはゲート絶縁膜、半導体膜及び絶縁被
覆膜の３層が介在している。このように本実施例ではゲ
ート電極の端部のうちソース及びドレイン電極と重なる
部分においてはすべて上記３層が存在することになる。
１が重なる部分にはゲート絶縁膜、半導体膜及び絶縁被
覆膜の３層が介在している。このように本実施例ではゲ
ート電極の端部のうちソース及びドレイン電極と重なる
部分においてはすべて上記３層が存在することになる。
このように本発明は絶縁被覆膜を新たに導入すること、
および各構成層の平面形状に変更を加えることを組み合
わせてトランジスタの耐圧向上を実現している。前者は
一層プロセスの複雑化を招くように見えるが実はそれ以
上のメリットがある。
および各構成層の平面形状に変更を加えることを組み合
わせてトランジスタの耐圧向上を実現している。前者は
一層プロセスの複雑化を招くように見えるが実はそれ以
上のメリットがある。
何故ならば本発明の構成は、ゲート電極のパタース形成
後ゲート絶縁膜、半導体膜、および絶縁被覆膜を１回の
真空工程で順次堆積することを可能としている。従って
、汚れに最も敏感な半導体膜は、トランジスタアレイを
製造する工程の中で極く一部かつ短時間しか大気にさら
されない。このことは、構成層が一層増えることを補っ
て余りある製造工程上のメリットである。半導体膜とし
てアモルファスンリコン、ゲート絶縁膜及び絶縁板、覆
膜として窒化シリコンを用いるならば上記の連続堆積は
技術的にも容易である。
後ゲート絶縁膜、半導体膜、および絶縁被覆膜を１回の
真空工程で順次堆積することを可能としている。従って
、汚れに最も敏感な半導体膜は、トランジスタアレイを
製造する工程の中で極く一部かつ短時間しか大気にさら
されない。このことは、構成層が一層増えることを補っ
て余りある製造工程上のメリットである。半導体膜とし
てアモルファスンリコン、ゲート絶縁膜及び絶縁板、覆
膜として窒化シリコンを用いるならば上記の連続堆積は
技術的にも容易である。
第６図は本発明の他の実施例であって、ドレインコンタ
クト９が、共通ゲート引出し線および共通ドレイン引出
し線の部分に形成されること、およびドレインコンタク
トがソースコンタクトを部分的に包み込むごとく形成さ
れているのが特徴である。これにより、トランジスタの
実効占有面積が小さくなり表示の開口率が向上すること
、およびトランジスタの導通時のコンダクタンスを減ら
すことなくソースコンタクトの面積を小さくすることが
出来るのでゲートソース間寄生容量ＣＧｓが低下し、ゲ
ート選択パルスの液晶への影響いわゆる突きぬけ現象が
軽減される。
クト９が、共通ゲート引出し線および共通ドレイン引出
し線の部分に形成されること、およびドレインコンタク
トがソースコンタクトを部分的に包み込むごとく形成さ
れているのが特徴である。これにより、トランジスタの
実効占有面積が小さくなり表示の開口率が向上すること
、およびトランジスタの導通時のコンダクタンスを減ら
すことなくソースコンタクトの面積を小さくすることが
出来るのでゲートソース間寄生容量ＣＧｓが低下し、ゲ
ート選択パルスの液晶への影響いわゆる突きぬけ現象が
軽減される。
発明の効果
以上詳述したように、本発明による薄膜トランジスタア
レイは、絶縁基板上に順次積層されたゲート電極、ゲー
ト絶縁膜、半導体膜、絶縁被覆膜、及びソース・ドレイ
ン電極を含み、前記ゲート電極の端部が上記ソース電極
あるいはドレイン電極と重なる部分のすべてが上記ゲー
ト絶縁膜、半導体膜および絶縁被覆膜の３つの層でおお
われていることを特徴としたもので、これにより薄膜ト
ランジスタのゲートソース間、あるいはゲート・ドレイ
ン間の耐圧を大幅に向上させることが出来、よって薄膜
トランジスタアレイを用いたアクティブマトリクス方式
液晶表示パネルの製造歩留りと性能向上に寄与する所犬
である。
レイは、絶縁基板上に順次積層されたゲート電極、ゲー
ト絶縁膜、半導体膜、絶縁被覆膜、及びソース・ドレイ
ン電極を含み、前記ゲート電極の端部が上記ソース電極
あるいはドレイン電極と重なる部分のすべてが上記ゲー
ト絶縁膜、半導体膜および絶縁被覆膜の３つの層でおお
われていることを特徴としたもので、これにより薄膜ト
ランジスタのゲートソース間、あるいはゲート・ドレイ
ン間の耐圧を大幅に向上させることが出来、よって薄膜
トランジスタアレイを用いたアクティブマトリクス方式
液晶表示パネルの製造歩留りと性能向上に寄与する所犬
である。
第１図は従来の薄膜トランジスタアレイの平面図、第２
図は同断面図、第３図は本発明によるトランジスタアレ
イの一実施例の平面図、第４図は同断面図、第６図は本
発明の他の実施例の平面図である。 ３・・・・ゲート電極、４・・・・・ゲート絶縁膜、５
・・・・・半導体膜、６・・・・ソース電極、７・・・
・・ドレイン電極、８・・・・ ソースコンタクト、９
・・・ トレインコンタクト、１２・・・・・・絶縁基
板、１３・・・・絶縁被覆膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名男
ｌ 図 第２図 ４
図は同断面図、第３図は本発明によるトランジスタアレ
イの一実施例の平面図、第４図は同断面図、第６図は本
発明の他の実施例の平面図である。 ３・・・・ゲート電極、４・・・・・ゲート絶縁膜、５
・・・・・半導体膜、６・・・・ソース電極、７・・・
・・ドレイン電極、８・・・・ ソースコンタクト、９
・・・ トレインコンタクト、１２・・・・・・絶縁基
板、１３・・・・絶縁被覆膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名男
ｌ 図 第２図 ４
Claims (1)
- 【特許請求の範囲】 （１）絶縁基板上にゲート電極、ゲート絶縁膜、半導体
膜、絶縁被覆膜、ソース電極、ドレイン電極がこの順序
で形成され、平面的に見て上記ゲート電極の端部が上記
ソース電極あるいはドレイン電極と重なる部分のすべて
に、上記ゲート絶縁膜、半導体膜および絶縁被覆膜の３
つの層が同時に存在していることを特徴とする薄膜トラ
ンジ艮タアレイ。 に）） ソースコンタクトおよびドレインコンタクトと
して働く絶縁被覆膜の開口部がすべてゲート電極の内部
に形成されていることを特徴とする特許請求の範囲第１
項記載の薄膜トランジスタアレイ。 （３） ゲート絶縁膜及び絶縁被覆膜が窒化シリコンよ
シ成り、半導体膜がアモルファスシリコンより成り、か
つこの３つの膜が１回の真空工程の中で連続的に堆積さ
れたことを特徴とする特許請求の範囲第１項記載の薄膜
トランジスタアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59047436A JPS60189970A (ja) | 1984-03-12 | 1984-03-12 | 薄膜トランジスタアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59047436A JPS60189970A (ja) | 1984-03-12 | 1984-03-12 | 薄膜トランジスタアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60189970A true JPS60189970A (ja) | 1985-09-27 |
Family
ID=12775103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59047436A Pending JPS60189970A (ja) | 1984-03-12 | 1984-03-12 | 薄膜トランジスタアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60189970A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5032531A (en) * | 1988-07-08 | 1991-07-16 | Hitachi, Ltd. | Method of manufacturing active matrix panel |
| US5075674A (en) * | 1987-11-19 | 1991-12-24 | Sharp Kabushiki Kaisha | Active matrix substrate for liquid crystal display |
| DE4090273C1 (de) * | 1989-03-01 | 1996-09-26 | Mitsubishi Electric Corp | Dünnfilmtransistor |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5922030A (ja) * | 1982-07-28 | 1984-02-04 | Matsushita Electric Ind Co Ltd | マトリクス表示パネルの製造方法 |
-
1984
- 1984-03-12 JP JP59047436A patent/JPS60189970A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5922030A (ja) * | 1982-07-28 | 1984-02-04 | Matsushita Electric Ind Co Ltd | マトリクス表示パネルの製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5075674A (en) * | 1987-11-19 | 1991-12-24 | Sharp Kabushiki Kaisha | Active matrix substrate for liquid crystal display |
| US5032531A (en) * | 1988-07-08 | 1991-07-16 | Hitachi, Ltd. | Method of manufacturing active matrix panel |
| DE4090273C1 (de) * | 1989-03-01 | 1996-09-26 | Mitsubishi Electric Corp | Dünnfilmtransistor |
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