JPH02199844A - シヨツトキーゲート電界効果トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、高耐熱性ショットキ電極を有する化合物半導
体電界効果型トランジスタに関する。

〔従来の技術〕

化合物半導体によるショットキーゲート電界効果トラン
ジスタでは、ゲート長が微細になるに従って、ゲートの
金属抵抗が増加して動作の高周波化、高利得化が妨げら
れるという問題が生じていた。

従来のダミーゲート・プロセスでは、ゲートの形状を上
の方が広がる形、いわゆるＴ型ゲートあるいはマツシュ
ルーム・ゲートと称する形状にすることでこの問題の解
決をはかつている。また。

ゲート先行のプロセスでは、抵抗の小さい耐熱ゲート材
の採用や」抵抗の小さい金属との重ね合わせ、いわゆる
重ねゲート構造とすることで上記問題を解決していた。

これらに関連する技術として、特開昭６２−９６７７号
、特開昭８２−１１４２７４号、特開昭６２’＝４６０
７３号等が知られている。

しかし、重ねゲートでは、重ね合わせに用いるゲート材
と下地のゲート材との熱膨張係数の差による熱歪み（ス
トレス）に伴うはがれや、ドライエッチの際のエツチン
グ・レートの差による形状の劣化が問題となり、かつ、
アスペクト比からの高さの制限と、土台となる下地のゲ
ートの大きさに対して上段のゲートの大きさを極端には
大きくできないという制約などから、微細ゲートに対す
る本質的解決を与えるものとはなっていなかった。

〔発明が解決しようとするａ題〕

上記従来技術のショットキーゲート電界効果トランジス
タにおけるゲート先行プロセスでは、ゲート長の短縮に
伴うゲート抵抗の増大に対して、重ねゲートは現行プロ
セスでの延命策としかなり得す、更なる微細化には対応
できない。

本発明の目的は、ゲート長の更なる微細化の要求に対応
できるゲート形成技術を提供することにある。

〔課題を解決するための手段〕

重ねゲートにおいて上段のゲートを下地のゲートの上に
置く限り、上段のゲートを下段のゲートから空間的に切
り離せば、上段のゲートの大きさは下地のゲートより極
端に大きくとることはできないし、エツチング・レート
の差による形状の悪化も避けられない。そこで、上段の
ゲートの大きさはもつと大きくすることができる。現行
の電界効果１〜ランジスタでは、ＬＤＤ　（ライトリ　
ドープト　ドレイン：　Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　
Ｄｒａｉｎ）ｔａ造の為に、ゲートの横に絶Ｍ膜の側壁
を設けている。そこで、この側壁の上に上段のゲートを
設けることにすれば、上段のゲートの大きさを従来に比
して格段と大きくすることができ、ゲート抵抗の低減が
達成される。すなわち、本発明は、重ねゲー１−におけ
る上段のゲートを、下地のゲートの上ではなく、側壁用
の絶縁膜の上に形成する平行ゲートとしたものである。

〔作用〕

本発明によれば、ゲートと、ソース・ドレインとをセル
ファライン・プロセスで分離する為に用いる側壁上に、
もう１つゲートを形成することで。

通常の重ねゲートに対して側壁分だけ横方向の大きさを
大きくとれる。また、上段のゲートを下段のゲートで支
える構造ではないので、アスペクト比による高さ方向の
制約も受けない、さらに、上段のゲートは絶縁膜上に形
成するので、ゲート加工のドライ・エツチング時のダメ
ージが素子に加わることがない、そして、上段のゲート
は下段のゲートによる寸法の制約を受けないので、下段
のゲート長が短かくなる程従来の重ねゲートよりも有利
となる効果がある。

〔実施例〕

第１図にＧａＡｓ半絶縁性基板上に形成したＧａＡｓＭ
ＥＳＦＥＴの一実施例を示す。本実施例では、１段目の
ゲート５にＷＳｉ（タングステン・シリサイド）を、２
段目のゲートにＷ（タングステン）を用いているが、他
の高融点金属、それらの硅化物あるいは窒化物、もしく
はシリコンの組み合わせを用いることも可能である。ソ
ース・ドレインのｎ十層４は本実施例では選択エピタキ
シャル成長をｍいて形成しているが、２段目のゲート６
をマスクとして、イオン打込みによって形成することも
可能である。

第１図において（ａ）図がＦＥＴの断面図、（ｂ）が上
面図であり、（ｃ）、（ｄ）に１段目のゲートと２段目
のゲートの接続部断面を示したものである。

１段目のゲート５の周囲に絶縁膜７を被せ、この絶縁ｓ
７の上に２段目のゲート６を形成する。

（ｂ）図で示すように、１段目のゲート５と２段目のゲ
ート６は能動層２の外側でコンタクト穴を介して接続す
る。接続の方法は、（ｃ）図に示すように、１段目のゲ
ート５と２段目のゲート６が能動Ｍ２の外側で重なるよ
うにする方法、あるいは（ｄ）図に示すように、２段目
のゲート６に穴を開け、そこに配線の金属を流し込んで
接続をとるようにするなどの方法がある。

第２図に、本実施例の作製プロセスを示す１本実施例に
おいてｎ十層４はイオン打込みによって形成する。

半絶縁性Ｑ　ａ　Ａ　ｓ基板１上に、イオン打込みによ
って能動層２を形成した後、活性化アニールを行なって
、その上に１段目のゲート金属であるＷＳｉを約１１０
０ｎ被着し、加工してゲート５を形成する。１段目のゲ
ート長は０．１〜０．２μｍであり、高さは０．１μｍ
である。

Ｌ　Ｄ　Ｄ　（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉ
ｎ　：造におけるｎ′層形成のイオン打込みのスルー膜
１２として５ｉＯｚを約３０ｎｍ堆積した後、ｎ′層の
イオン打込みを行ったのが（ａ）図である。

その上にＳ　ｉ　Ｏｘ’７　　を約１７０ｎｍ堆積し、
その上に２段目のゲートとしてＷ（タングステン）を約
１１００ｎ堆積し、その上にホトレジスト１０を堆積し
たのが（ｂ）図である。

２段目のゲート６は、１段目のゲート５より広いので通
常の光リソグラフィ工程で加工ができ。

ゲート長０．４〜０．６μｍ、高さ０．１μｍとなる。

タングステンのシート抵抗はＷＳｉの約１７６なので、
本発明によるゲート抵抗はＷＳｉのみで作ったゲート長
Ｘ高さが０．ＩＸＯ，２μイの時の約１／１０に抑えら
れる。２段目のゲート６をマスクとして絶縁膜７および
１２を削ったものが（ｃ）図である。

２段目のゲート６をマスクとして、イオン打込みによっ
て、ソース・ドレインのオーミック層（ｎ十層）４を形
成し、アニールを行なった後、ソース・ドレインのオー
ミック電極（ＡｕＧｅ）８を設けたものが（ｄ）図であ
る。

この後、配線工程を行なうことで本発明によるＧａＡｓ
ＭＥＳＦＥｉＴは完成する。

〔発明の効果〕

本発明は１以上説明したように、能動層上に形成する微
細ゲート長のゲートの他に、それと平行に配置されたゲ
ートを別に有することによってゲート抵抗の低減を図る
効果がある。

上記のゲートは絶縁膜上に形成するので、上段ゲートの
加工の際のダメージが素子に及ばない効果がある。

上段のゲートは下段のゲートと能動層上では分離されて
いるので、材質が異なる場合でもドライエツチングの際
のエツチング・レートの差が問題とならなくなる効果が
ある。

【図面の簡単な説明】

第１図は、本発明の一実施例のＧａＡｓＭＲ３ＦＥτを
示し、（ａ）がその断面図、（ｂ）が上面図、（ｃ）。 （ｄ）が２層のゲート電極の接続部の断面図である。 第２図は本発明の実施例のＧａＡｓＭε５ＦＥＴの装造
プロセスを示した断面図である。 １・・・半絶縁性Ｇ　ａ　Ａ　ｓ基板、２・・・活性層
（１層）、３・・・ｎ型導電層（１７層）、４・・・ソ
ース、およびドレイン、５，６・・・高融点金属、又は
その硅化物や窒化物、７・・・絶縁膜（ＳｉＯｉ又は５
ｉＮ）、８・・・オーミック電極、９・・・コンタクト
穴、１０・・・ホトレジスト、１１・・・配線金属、１
２・・・絶縁膜。 茅　ｌ　凹 （α） ｔｂ）

Claims (1)

1. 【特許請求の範囲】 １、化合物半導体表面に能動層または能動層への電子供
   給層あるいは電子閉じ込め層を有し、該層上に第１の高
   融点金属あるいはその硅化物または窒化物もしくはシリ
   コンを堆積してショットキー電極を形成した後、絶縁膜
   を堆積し、該絶縁膜上に上記第１の高融点金属あるいは
   その硅化物または窒化物もしくはシリコンと電気的に接
   触する第２の高融点金属あるいはその硅化物または窒化
   物もしくはシリコンを有することを特徴とする電界効果
   トランジスタ。 ２、請求項２記載の第２の高融点金属あるいはその硅化
   物または窒化物もしくはシリコン層をマスクとして、イ
   オン打込みを行って、ソースおよびドレインを形成する
   ことを特徴とするショットキーゲート電界効果トランジ
   スタの製造方法。