JPH07142685A - 半導体集積回路装置とその製造方法 - Google Patents
半導体集積回路装置とその製造方法Info
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- JPH07142685A JPH07142685A JP5145863A JP14586393A JPH07142685A JP H07142685 A JPH07142685 A JP H07142685A JP 5145863 A JP5145863 A JP 5145863A JP 14586393 A JP14586393 A JP 14586393A JP H07142685 A JPH07142685 A JP H07142685A
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Abstract
(57)【要約】
【目的】 半導体集積回路装置とその製造方法に関し、
同じレジストを複数回露光現像することによって、ゲー
トに近接し、かつ、セルフアラインにソース、ドレイン
コンタクト層となる低抵抗半導体層を加工し、しかも、
ＥモードとＤモードのデバイスの作り分けが容易な半導
体集積回路装置の製造方法を提供する。 【構成】 ＧａＡｓ基板１の上に、ＧａＡｓチャネル層
２、ｎ−ＩｎＧａＰ電子供給層３、ｎ−ＧａＡｓ第２キ
ャップ層４、ｎ−ＩｎＧａＰエッチングストップ層５、
ｎ−ＧａＡｓ第１キャップ層６を形成し、このｎ−Ｇａ
Ａｓ第１キャップ層６のＥモードデバイスのゲート予定
部分にリセス部を形成し、このリセス部を含むｎ−Ｇａ
Ａｓ第１キャップ層６の上にｎ+ −ＩｎＧａＡｓコンタ
クト層７を形成し、リセス部近傍の領域の動作活性層に
Ｅモードデバイスを形成し、リセス部が形成されていな
い領域の動作活性層にＤモードデバイスを形成する。
同じレジストを複数回露光現像することによって、ゲー
トに近接し、かつ、セルフアラインにソース、ドレイン
コンタクト層となる低抵抗半導体層を加工し、しかも、
ＥモードとＤモードのデバイスの作り分けが容易な半導
体集積回路装置の製造方法を提供する。 【構成】 ＧａＡｓ基板１の上に、ＧａＡｓチャネル層
２、ｎ−ＩｎＧａＰ電子供給層３、ｎ−ＧａＡｓ第２キ
ャップ層４、ｎ−ＩｎＧａＰエッチングストップ層５、
ｎ−ＧａＡｓ第１キャップ層６を形成し、このｎ−Ｇａ
Ａｓ第１キャップ層６のＥモードデバイスのゲート予定
部分にリセス部を形成し、このリセス部を含むｎ−Ｇａ
Ａｓ第１キャップ層６の上にｎ+ −ＩｎＧａＡｓコンタ
クト層７を形成し、リセス部近傍の領域の動作活性層に
Ｅモードデバイスを形成し、リセス部が形成されていな
い領域の動作活性層にＤモードデバイスを形成する。
Description
【０００１】
【産業上の利用分野】本発明は、高速動作が可能で消費
電力が低い化合物半導体を用いた半導体集積回路装置の
製造方法に関する。化合物半導体は、キャリアの移動度
が大きい等、その材料の特質から高速動作が可能で消費
電力が低い半導体集積回路装置を実現する上で有利であ
るが、動作活性層としてシリコンを用いた半導体集積回
路装置に比べて高密度製造工程技術が遅れている。化合
物半導体を用いた半導体集積回路装置の高集積化を進
め、集積回路装置としての性能向上、コストの低減を進
めるためには、製造工程中の熱処理によって大きく拡散
することがなく、低抵抗を維持し、電極材料の選択に制
限がなく、オーミック性に優れた、非合金化オーミック
を用いた高密度化製造技術を開発することが必要であ
る。
電力が低い化合物半導体を用いた半導体集積回路装置の
製造方法に関する。化合物半導体は、キャリアの移動度
が大きい等、その材料の特質から高速動作が可能で消費
電力が低い半導体集積回路装置を実現する上で有利であ
るが、動作活性層としてシリコンを用いた半導体集積回
路装置に比べて高密度製造工程技術が遅れている。化合
物半導体を用いた半導体集積回路装置の高集積化を進
め、集積回路装置としての性能向上、コストの低減を進
めるためには、製造工程中の熱処理によって大きく拡散
することがなく、低抵抗を維持し、電極材料の選択に制
限がなく、オーミック性に優れた、非合金化オーミック
を用いた高密度化製造技術を開発することが必要であ
る。
【０００２】
【従来の技術】図４は、従来のＥモード電界効果型半導
体装置の説明図である。この図において、１１はＧａＡ
ｓ基板、１２はノンドープＧａＡｓチャネル層、１２1
は２次元電子ガス、１３はｎ−ＩｎＧａＰ電子供給層、
１４はｎ−ＧａＡｓキャップ層、１５は素子間分離領
域、１６はｎ+ −ＩｎＧａＡｓ低抵抗半導体層、１７1
はソース電極、１７2 はゲート電極、１７3 はドレイン
電極を示している。
体装置の説明図である。この図において、１１はＧａＡ
ｓ基板、１２はノンドープＧａＡｓチャネル層、１２1
は２次元電子ガス、１３はｎ−ＩｎＧａＰ電子供給層、
１４はｎ−ＧａＡｓキャップ層、１５は素子間分離領
域、１６はｎ+ −ＩｎＧａＡｓ低抵抗半導体層、１７1
はソース電極、１７2 はゲート電極、１７3 はドレイン
電極を示している。
【０００３】この従来のＥ（エンハンス）モード電界効
果型半導体装置の構造は図示のとおりであるが、この半
導体装置を製造する場合は、ＧａＡｓ基板１１の上に、
ノンドープＧａＡｓチャネル層１２、ｎ−ＩｎＧａＰ電
子供給層１３、ｎ−ＧａＡｓキャップ層１４を形成し、
素子間分離領域１５によって素子を形成する領域を画定
し、その上に連続してｎ+ −ＩｎＧａＡｓ低抵抗半導体
層１６を形成し、ゲート電極１７2 を形成する部分のｎ
−ＧａＡｓキャップ層１４を、リソグラフィー技術を用
いてリセスエッチングして除去し、ｎ+ −ＩｎＧａＡｓ
低抵抗半導体層１６をソース領域とドレイン領域を残し
てパターニングし、ｎ−ＧａＡｓキャップ層１４のリセ
スエッチングして形成した開口を通してｎ−ＩｎＧａＰ
電子供給層１３にゲート電極１７2 を形成し、ソース領
域とドレイン領域に、非合金化オーミック接触を生じる
ソース電極１７1 とドレイン電極１７3 を形成する。な
お、ノンドープＧａＡｓチャネル層１２には、ｎ−Ｉｎ
ＧａＰ電子供給層１３の影響で２次元電子ガス１２1 が
形成される。
果型半導体装置の構造は図示のとおりであるが、この半
導体装置を製造する場合は、ＧａＡｓ基板１１の上に、
ノンドープＧａＡｓチャネル層１２、ｎ−ＩｎＧａＰ電
子供給層１３、ｎ−ＧａＡｓキャップ層１４を形成し、
素子間分離領域１５によって素子を形成する領域を画定
し、その上に連続してｎ+ −ＩｎＧａＡｓ低抵抗半導体
層１６を形成し、ゲート電極１７2 を形成する部分のｎ
−ＧａＡｓキャップ層１４を、リソグラフィー技術を用
いてリセスエッチングして除去し、ｎ+ −ＩｎＧａＡｓ
低抵抗半導体層１６をソース領域とドレイン領域を残し
てパターニングし、ｎ−ＧａＡｓキャップ層１４のリセ
スエッチングして形成した開口を通してｎ−ＩｎＧａＰ
電子供給層１３にゲート電極１７2 を形成し、ソース領
域とドレイン領域に、非合金化オーミック接触を生じる
ソース電極１７1 とドレイン電極１７3 を形成する。な
お、ノンドープＧａＡｓチャネル層１２には、ｎ−Ｉｎ
ＧａＰ電子供給層１３の影響で２次元電子ガス１２1 が
形成される。
【０００４】この従来のＥモード電界効果型半導体装置
の製造方法によると、上記のように、ｎ+ −ＩｎＧａＡ
ｓ低抵抗半導体層１６をｎ−ＧａＡｓキャップ層１４の
上に連続的に形成し、ソース電極１７1 とドレイン電極
１７3 を形成する領域のみ残して、他の領域をエッチン
グによって除去していた。
の製造方法によると、上記のように、ｎ+ −ＩｎＧａＡ
ｓ低抵抗半導体層１６をｎ−ＧａＡｓキャップ層１４の
上に連続的に形成し、ソース電極１７1 とドレイン電極
１７3 を形成する領域のみ残して、他の領域をエッチン
グによって除去していた。
【０００５】
【発明が解決しようとする課題】ところが、この方法に
は、下記の問題があった。 （１）リソグラフィー技術におけるマスク合わせに余裕
をもたせる関係から、ゲート電極１７2 と、ｎ+ −Ｉｎ
ＧａＡｓ低抵抗半導体層１６の間の距離が大きく、か
つ、この距離にバラツキを生じるため、デバイス特性の
低下や特性のバラツキが生じる。 （２）リソグラフィー技術におけるマスク合わせに余裕
をもたせる必要があるため、高密度化が制限される。
は、下記の問題があった。 （１）リソグラフィー技術におけるマスク合わせに余裕
をもたせる関係から、ゲート電極１７2 と、ｎ+ −Ｉｎ
ＧａＡｓ低抵抗半導体層１６の間の距離が大きく、か
つ、この距離にバラツキを生じるため、デバイス特性の
低下や特性のバラツキが生じる。 （２）リソグラフィー技術におけるマスク合わせに余裕
をもたせる必要があるため、高密度化が制限される。
【０００６】したがって、Ｅ（エンハンス）モードとＤ
（デプレション）モードの電界効果型半導体装置を作り
分け、しかも、リフトオフ法等によって高密度集積回路
装置を形成することが困難となる。本発明は、同じレジ
ストを複数回露光現像することによって、ゲートに近接
し、かつ、セルフアラインにソース、ドレインコンタク
ト層となる低抵抗半導体層を加工し、しかも、Ｅモード
とＤモードのデバイスの作り分けが容易な半導体集積回
路装置とその製造方法を提供することを目的とする。
（デプレション）モードの電界効果型半導体装置を作り
分け、しかも、リフトオフ法等によって高密度集積回路
装置を形成することが困難となる。本発明は、同じレジ
ストを複数回露光現像することによって、ゲートに近接
し、かつ、セルフアラインにソース、ドレインコンタク
ト層となる低抵抗半導体層を加工し、しかも、Ｅモード
とＤモードのデバイスの作り分けが容易な半導体集積回
路装置とその製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明にかかる半導体集
積回路装置においては、基板上にＥモードデバイスのゲ
ート予定部分にリセス部を有する動作活性層が形成さ
れ、該リセス部を含む該動作活性層の上に低抵抗半導体
層が形成され、該リセス部近傍の領域の動作活性層にＥ
モードデバイスが形成され、該リセス部が形成されてい
ない領域の動作活性層にＤモードデバイスが形成されて
いる構成を採用した。
積回路装置においては、基板上にＥモードデバイスのゲ
ート予定部分にリセス部を有する動作活性層が形成さ
れ、該リセス部を含む該動作活性層の上に低抵抗半導体
層が形成され、該リセス部近傍の領域の動作活性層にＥ
モードデバイスが形成され、該リセス部が形成されてい
ない領域の動作活性層にＤモードデバイスが形成されて
いる構成を採用した。
【０００８】また、本発明にかかる半導体集積回路装置
の製造方法においては、基板上に動作活性層を形成する
工程と、該動作活性層のＥモードデバイスのゲート予定
部分にリセス部を形成する工程と、該リセス部を含む該
動作活性層の上に低抵抗半導体層を形成する工程と、該
リセス部近傍の領域の動作活性層にＥモードデバイスを
形成し、該リセス部が形成されていない領域の動作活性
層にＤモードデバイスを形成する工程を採用した。
の製造方法においては、基板上に動作活性層を形成する
工程と、該動作活性層のＥモードデバイスのゲート予定
部分にリセス部を形成する工程と、該リセス部を含む該
動作活性層の上に低抵抗半導体層を形成する工程と、該
リセス部近傍の領域の動作活性層にＥモードデバイスを
形成し、該リセス部が形成されていない領域の動作活性
層にＤモードデバイスを形成する工程を採用した。
【０００９】この場合、低抵抗半導体層として、動作活
性層よりもバンドギャップが小さく、かつ、高濃度の半
導体層を用いることができる。またこの場合、動作活性
層として、ＧａＡｓＭＥＳＦＥＴ構造あるいはＨＥＭＴ
構造を用い、低抵抗半導体層として、ｎ+ −ＩｎＧａＡ
ｓ層を用いることができる。
性層よりもバンドギャップが小さく、かつ、高濃度の半
導体層を用いることができる。またこの場合、動作活性
層として、ＧａＡｓＭＥＳＦＥＴ構造あるいはＨＥＭＴ
構造を用い、低抵抗半導体層として、ｎ+ −ＩｎＧａＡ
ｓ層を用いることができる。
【００１０】
【作用】図１は、本発明の半導体集積回路装置の製造方
法の原理説明図である。この図において、１はＧａＡｓ
基板、２はＧａＡｓチャネル層、２1 は２次元電子ガ
ス、３はｎ−ＩｎＧａＰ電子供給層、４はｎ−ＧａＡｓ
第２キャップ層、５はｎ−ＩｎＧａＰエッチングストッ
プ層、６はｎ−ＧａＡｓ第１キャップ層、７はｎ+ −Ｉ
ｎＧａＡｓコンタクト層、８は素子間分離領域、１０1
はＥモードＨＥＭＴのソース電極、１０2 はＥモードＨ
ＥＭＴのゲート電極、１０3 はＥモードＨＥＭＴのドレ
イン電極とＤモードＨＥＭＴのソース電極の共通電極、
１０ 4 はＤモードＨＥＭＴのゲート電極、１０5 はＤモ
ードＨＥＭＴのドレイン電極である。なお、この符号
は、第１実施例の符号と一致させたため欠番を生じてい
る。
法の原理説明図である。この図において、１はＧａＡｓ
基板、２はＧａＡｓチャネル層、２1 は２次元電子ガ
ス、３はｎ−ＩｎＧａＰ電子供給層、４はｎ−ＧａＡｓ
第２キャップ層、５はｎ−ＩｎＧａＰエッチングストッ
プ層、６はｎ−ＧａＡｓ第１キャップ層、７はｎ+ −Ｉ
ｎＧａＡｓコンタクト層、８は素子間分離領域、１０1
はＥモードＨＥＭＴのソース電極、１０2 はＥモードＨ
ＥＭＴのゲート電極、１０3 はＥモードＨＥＭＴのドレ
イン電極とＤモードＨＥＭＴのソース電極の共通電極、
１０ 4 はＤモードＨＥＭＴのゲート電極、１０5 はＤモ
ードＨＥＭＴのドレイン電極である。なお、この符号
は、第１実施例の符号と一致させたため欠番を生じてい
る。
【００１１】この製造方法の原理説明図によって、エッ
チングストッパー構造のｎ−ＩｎＧａＰ／ＧａＡｓ Ｈ
ＥＭＴを例にとった場合の本発明の半導体集積回路装置
の製造方法の概要を説明する。
チングストッパー構造のｎ−ＩｎＧａＰ／ＧａＡｓ Ｈ
ＥＭＴを例にとった場合の本発明の半導体集積回路装置
の製造方法の概要を説明する。
【００１２】ＧａＡｓ基板１の上に、ＧａＡｓチャネル
層２、ｎ−ＩｎＧａＰ電子供給層３、ｎ−ＧａＡｓ第２
キャップ層４、ｎ−ＩｎＧａＰエッチングストップ層
５、ｎ−ＧａＡｓ第１キャップ層６を積層し、ｎ−Ｇａ
Ａｓ第１キャップ層６とｎ−ＩｎＧａＰエッチングスト
ップ層５のＥモードＨＥＭＴのゲート電極を形成する予
定の領域をフォトリソグラフィー技術を用いて選択的に
ドライエッチングして除去する。
層２、ｎ−ＩｎＧａＰ電子供給層３、ｎ−ＧａＡｓ第２
キャップ層４、ｎ−ＩｎＧａＰエッチングストップ層
５、ｎ−ＧａＡｓ第１キャップ層６を積層し、ｎ−Ｇａ
Ａｓ第１キャップ層６とｎ−ＩｎＧａＰエッチングスト
ップ層５のＥモードＨＥＭＴのゲート電極を形成する予
定の領域をフォトリソグラフィー技術を用いて選択的に
ドライエッチングして除去する。
【００１３】ｎ−ＧａＡｓ第１キャップ層６の上にｎ+
−ＩｎＧａＡｓコンタクト層７を全面に形成した後、Ｅ
モードＨＥＭＴとＤモードＨＥＭＴを形成する領域の周
囲に酸素をイオン注入して素子間分離領域８を形成した
後、ＤモードＨＥＭＴのゲート部のｎ+ −ＩｎＧａＡｓ
コンタクト層７と、ＥモードＨＥＭＴのゲート部のｎ +
−ＩｎＧａＡｓコンタクト層７を選択的に除去する。
−ＩｎＧａＡｓコンタクト層７を全面に形成した後、Ｅ
モードＨＥＭＴとＤモードＨＥＭＴを形成する領域の周
囲に酸素をイオン注入して素子間分離領域８を形成した
後、ＤモードＨＥＭＴのゲート部のｎ+ −ＩｎＧａＡｓ
コンタクト層７と、ＥモードＨＥＭＴのゲート部のｎ +
−ＩｎＧａＡｓコンタクト層７を選択的に除去する。
【００１４】この工程で用いたフォトレジストを再びパ
ターニングしてオーミック電極を形成する領域に開口を
形成し、これをマスクにして、ＤモードＨＥＭＴのゲー
ト部のｎ−ＧａＡｓ第１キャップ層６と、ＥモードＨＥ
ＭＴのゲート部のｎ−ＧａＡｓ第２キャップ層４を除去
する。このとき、レジストの開口中に露出しているｎ +
−ＩｎＧａＡｓコンタクト層７はエッチングされない。
また、ＤモードＨＥＭＴのゲート部のエッチングはｎ−
ＩｎＧａＰエッチングストップ層５で停止し、Ｅモード
ＨＥＭＴのゲート部のエッチングはｎ−ＩｎＧａＰ電子
供給層３で停止する。
ターニングしてオーミック電極を形成する領域に開口を
形成し、これをマスクにして、ＤモードＨＥＭＴのゲー
ト部のｎ−ＧａＡｓ第１キャップ層６と、ＥモードＨＥ
ＭＴのゲート部のｎ−ＧａＡｓ第２キャップ層４を除去
する。このとき、レジストの開口中に露出しているｎ +
−ＩｎＧａＡｓコンタクト層７はエッチングされない。
また、ＤモードＨＥＭＴのゲート部のエッチングはｎ−
ＩｎＧａＰエッチングストップ層５で停止し、Ｅモード
ＨＥＭＴのゲート部のエッチングはｎ−ＩｎＧａＰ電子
供給層３で停止する。
【００１５】これまでの工程で形成した開口を含む全面
にＡｌ等の金属を蒸着あるいはスパッタによって形成
し、リフトオフすることによって、ＥモードＨＥＭＴの
ソース電極１０1 、ＥモードＨＥＭＴのゲート電極１０
2 、ＥモードＨＥＭＴのドレイン電極とＤモードＨＥＭ
Ｔのソース電極の共通電極１０3 、ＤモードＨＥＭＴの
ゲート電極１０4 、ＤモードＨＥＭＴのドレイン電極１
０5 を形成する。なお、ＧａＡｓチャネル層２のｎ−Ｉ
ｎＧａＰ電子供給層３側には、ｎ−ＩｎＧａＰ電子供給
層３の影響で２次元電子ガス２1 が形成されている。
にＡｌ等の金属を蒸着あるいはスパッタによって形成
し、リフトオフすることによって、ＥモードＨＥＭＴの
ソース電極１０1 、ＥモードＨＥＭＴのゲート電極１０
2 、ＥモードＨＥＭＴのドレイン電極とＤモードＨＥＭ
Ｔのソース電極の共通電極１０3 、ＤモードＨＥＭＴの
ゲート電極１０4 、ＤモードＨＥＭＴのドレイン電極１
０5 を形成する。なお、ＧａＡｓチャネル層２のｎ−Ｉ
ｎＧａＰ電子供給層３側には、ｎ−ＩｎＧａＰ電子供給
層３の影響で２次元電子ガス２1 が形成されている。
【００１６】本発明においては、ＥモードＨＥＭＴのソ
ース電極１０1 、ＥモードＨＥＭＴのドレイン電極とＤ
モードＨＥＭＴのソース電極の共通電極１０3 、Ｄモー
ドＨＥＭＴのドレイン電極１０5 として、ｎ+ −ＩｎＧ
ａＡｓ層を採用しているため非合金性であり、これに対
する金属材料の選択の自由度が大きい。
ース電極１０1 、ＥモードＨＥＭＴのドレイン電極とＤ
モードＨＥＭＴのソース電極の共通電極１０3 、Ｄモー
ドＨＥＭＴのドレイン電極１０5 として、ｎ+ −ＩｎＧ
ａＡｓ層を採用しているため非合金性であり、これに対
する金属材料の選択の自由度が大きい。
【００１７】また、本発明においては、前記の工程で説
明する前に、予めＥモードＨＥＭＴのゲート部のリセス
エッチングを１回行った場合と同様のエピタキシャル構
造が得られるため、ＥモードＨＥＭＴとＤモードＨＥＭ
Ｔのゲート部のパターニング後、ｎ+ −ＩｎＧａＡｓコ
ンタクト層７とｎ−ＧａＡｓ第２キャップ層４のリセス
エッチングをさらに施すことにより、ＥモードＨＥＭＴ
のゲート部と、ＤモードＨＥＭＴのゲート部のリセス深
さが異なることになり、ゲート電極を形成するための金
属を被着した後、リフトオフ法で不要の金属を除去する
と、ＥモードＨＥＭＴ／ＤモードＨＥＭＴのゲートを形
成することができる。しかも、ｎ+ −ＩｎＧａＡｓコン
タクト層７に近接して、なおかつセルフアラインにゲー
ト電極を形成でき高集積化を実現することができる。
明する前に、予めＥモードＨＥＭＴのゲート部のリセス
エッチングを１回行った場合と同様のエピタキシャル構
造が得られるため、ＥモードＨＥＭＴとＤモードＨＥＭ
Ｔのゲート部のパターニング後、ｎ+ −ＩｎＧａＡｓコ
ンタクト層７とｎ−ＧａＡｓ第２キャップ層４のリセス
エッチングをさらに施すことにより、ＥモードＨＥＭＴ
のゲート部と、ＤモードＨＥＭＴのゲート部のリセス深
さが異なることになり、ゲート電極を形成するための金
属を被着した後、リフトオフ法で不要の金属を除去する
と、ＥモードＨＥＭＴ／ＤモードＨＥＭＴのゲートを形
成することができる。しかも、ｎ+ −ＩｎＧａＡｓコン
タクト層７に近接して、なおかつセルフアラインにゲー
ト電極を形成でき高集積化を実現することができる。
【００１８】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。 （第１実施例）図２、図３は、第１実施例の半導体集積
回路装置の製造工程説明図であり、（Ａ）〜（Ｅ）は各
段階を示している。
する。 （第１実施例）図２、図３は、第１実施例の半導体集積
回路装置の製造工程説明図であり、（Ａ）〜（Ｅ）は各
段階を示している。
【００１９】この図において、１はＧａＡｓ基板、２は
ＧａＡｓチャネル層、２1 は２次元電子ガス、３はｎ−
ＩｎＧａＰ電子供給層、４はｎ−ＧａＡｓ第２キャップ
層、５はｎ−ＩｎＧａＰエッチングストップ層、６はｎ
−ＧａＡｓ第１キャップ層、７はｎ+ −ＩｎＧａＡｓコ
ンタクト層、８は素子間分離領域、９はフォトレジス
ト、１０1 はＥモードＨＥＭＴのソース電極、１０2 は
ＥモードＨＥＭＴのゲート電極、１０3 はＥモードＨＥ
ＭＴのドレイン電極とＤモードＨＥＭＴのソース電極の
共通電極、１０4 はＤモードＨＥＭＴのゲート電極、１
０5 はＤモードＨＥＭＴのドレイン電極である。
ＧａＡｓチャネル層、２1 は２次元電子ガス、３はｎ−
ＩｎＧａＰ電子供給層、４はｎ−ＧａＡｓ第２キャップ
層、５はｎ−ＩｎＧａＰエッチングストップ層、６はｎ
−ＧａＡｓ第１キャップ層、７はｎ+ −ＩｎＧａＡｓコ
ンタクト層、８は素子間分離領域、９はフォトレジス
ト、１０1 はＥモードＨＥＭＴのソース電極、１０2 は
ＥモードＨＥＭＴのゲート電極、１０3 はＥモードＨＥ
ＭＴのドレイン電極とＤモードＨＥＭＴのソース電極の
共通電極、１０4 はＤモードＨＥＭＴのゲート電極、１
０5 はＤモードＨＥＭＴのドレイン電極である。
【００２０】この製造工程説明図によって本発明の第１
実施例の半導体集積回路装置の製造方法を、エッチング
ストッパー構造のｎ−ＩｎＧａＰ／ＧａＡｓＨＥＭＴを
例にとって説明する。
実施例の半導体集積回路装置の製造方法を、エッチング
ストッパー構造のｎ−ＩｎＧａＰ／ＧａＡｓＨＥＭＴを
例にとって説明する。
【００２１】第１工程（図２（Ａ）参照） ＧａＡｓ基板１の上に、ＭＯＣＶＤ法等のエピタキシャ
ル成長技術を用いることによって、ＧａＡｓチャネル層
（厚さ６０００Å、アンドープ）２、ｎ−ＩｎＧａＰ電
子供給層（厚さ２００Å、不純物濃度２×１０18ｃ
ｍ-3）３、ｎ−ＧａＡｓ第２キャップ層（厚さ５００
Å、不純物濃度２×１０18ｃｍ-3）４、ｎ−ＩｎＧａＰ
エッチングストップ層（厚さ３０Å、不純物濃度２×１
０18ｃｍ-3）５、ｎ−ＧａＡｓ第１キャップ層（厚さ３
００Å、不純物濃度２×１０18ｃｍ-3）６を順次積層す
る。
ル成長技術を用いることによって、ＧａＡｓチャネル層
（厚さ６０００Å、アンドープ）２、ｎ−ＩｎＧａＰ電
子供給層（厚さ２００Å、不純物濃度２×１０18ｃ
ｍ-3）３、ｎ−ＧａＡｓ第２キャップ層（厚さ５００
Å、不純物濃度２×１０18ｃｍ-3）４、ｎ−ＩｎＧａＰ
エッチングストップ層（厚さ３０Å、不純物濃度２×１
０18ｃｍ-3）５、ｎ−ＧａＡｓ第１キャップ層（厚さ３
００Å、不純物濃度２×１０18ｃｍ-3）６を順次積層す
る。
【００２２】次いで、ｎ−ＧａＡｓ第１キャップ層６の
ＥモードＨＥＭＴのゲート電極を形成する予定の領域
を、フォトリソグラフィー技術を用いて選択的にドライ
エッチングすることによって除去（リセス）する。ま
た、このフォトリソグラフィー技術において使用したレ
ジストを用いてｎ−ＩｎＧａＰエッチングストップ層５
を除去する。
ＥモードＨＥＭＴのゲート電極を形成する予定の領域
を、フォトリソグラフィー技術を用いて選択的にドライ
エッチングすることによって除去（リセス）する。ま
た、このフォトリソグラフィー技術において使用したレ
ジストを用いてｎ−ＩｎＧａＰエッチングストップ層５
を除去する。
【００２３】第２工程（図２（Ｂ）参照） 第１工程のフォトリソグラフィー技術において用いたフ
ォトレジストを除去した後、再びＭＯＣＶＤ法等によっ
て、ｎ−ＧａＡｓ第１キャップ層６の上にｎ+−ＩｎＧ
ａＡｓコンタクト層（厚さ６００Å、不純物濃度１×１
０19ｃｍ-3）７を全面に成長する。
ォトレジストを除去した後、再びＭＯＣＶＤ法等によっ
て、ｎ−ＧａＡｓ第１キャップ層６の上にｎ+−ＩｎＧ
ａＡｓコンタクト層（厚さ６００Å、不純物濃度１×１
０19ｃｍ-3）７を全面に成長する。
【００２４】第３工程（図２（Ｃ）参照） ＥモードＨＥＭＴとＤモードＨＥＭＴを形成する領域の
周囲に酸素をイオン注入して高抵抗化して素子間分離領
域８を形成した後、フォトレジスト９をマスクにして、
ＤモードＨＥＭＴのゲート部のｎ+ −ＩｎＧａＡｓコン
タクト層７を除去し、ＥモードＨＥＭＴのゲート部のｎ
+ −ＩｎＧａＡｓコンタクト層７を除去する。
周囲に酸素をイオン注入して高抵抗化して素子間分離領
域８を形成した後、フォトレジスト９をマスクにして、
ＤモードＨＥＭＴのゲート部のｎ+ −ＩｎＧａＡｓコン
タクト層７を除去し、ＥモードＨＥＭＴのゲート部のｎ
+ −ＩｎＧａＡｓコンタクト層７を除去する。
【００２５】第４工程（図３（Ｄ）参照） 第３工程で用いたフォトレジスト９を再びパターニング
してオーミック電極を形成する領域に開口を形成し、こ
れをマスクにして、ＤモードＨＥＭＴのゲート部のｎ−
ＧａＡｓ第１キャップ層６を除去し、ＥモードＨＥＭＴ
のゲート部のｎ−ＧａＡｓ第２キャップ層４を除去す
る。
してオーミック電極を形成する領域に開口を形成し、こ
れをマスクにして、ＤモードＨＥＭＴのゲート部のｎ−
ＧａＡｓ第１キャップ層６を除去し、ＥモードＨＥＭＴ
のゲート部のｎ−ＧａＡｓ第２キャップ層４を除去す
る。
【００２６】このとき、レジストの開口中に露出してい
るｎ+ −ＩｎＧａＡｓコンタクト層７はエッチングされ
ない。また、ＤモードＨＥＭＴのゲート部のエッチング
はｎ−ＩｎＧａＰエッチングストップ層５で停止し、Ｅ
モードＨＥＭＴのゲート部のエッチングはｎ−ＩｎＧａ
Ｐ電子供給層３で停止する。
るｎ+ −ＩｎＧａＡｓコンタクト層７はエッチングされ
ない。また、ＤモードＨＥＭＴのゲート部のエッチング
はｎ−ＩｎＧａＰエッチングストップ層５で停止し、Ｅ
モードＨＥＭＴのゲート部のエッチングはｎ−ＩｎＧａ
Ｐ電子供給層３で停止する。
【００２７】第５工程（図３（Ｅ）参照） 第３工程と第４工程において形成した開口を含む全面に
Ａｌ等の金属を蒸着あるいはスパッタによって形成し、
リフトオフすることによって、ＥモードＨＥＭＴのソー
ス電極１０1 、ＥモードＨＥＭＴのゲート電極１０2 、
ＥモードＨＥＭＴのドレイン電極とＤモードＨＥＭＴの
ソース電極の共通電極１０3 、ＤモードＨＥＭＴのゲー
ト電極１０4 、ＤモードＨＥＭＴのドレイン電極１０5
を同時に形成する。なお、ＧａＡｓチャネル層２のｎ−
ＩｎＧａＰ電子供給層３側には、ｎ−ＩｎＧａＰ電子供
給層３の影響で２次元電子ガス２1 が形成されている。
Ａｌ等の金属を蒸着あるいはスパッタによって形成し、
リフトオフすることによって、ＥモードＨＥＭＴのソー
ス電極１０1 、ＥモードＨＥＭＴのゲート電極１０2 、
ＥモードＨＥＭＴのドレイン電極とＤモードＨＥＭＴの
ソース電極の共通電極１０3 、ＤモードＨＥＭＴのゲー
ト電極１０4 、ＤモードＨＥＭＴのドレイン電極１０5
を同時に形成する。なお、ＧａＡｓチャネル層２のｎ−
ＩｎＧａＰ電子供給層３側には、ｎ−ＩｎＧａＰ電子供
給層３の影響で２次元電子ガス２1 が形成されている。
【００２８】この実施例においては、ＥモードＨＥＭＴ
のソース電極１０1 、ＥモードＨＥＭＴのドレイン電極
とＤモードＨＥＭＴのソース電極の共通電極１０3 、Ｄ
モードＨＥＭＴのドレイン電極１０5 として、ｎ+ −Ｉ
ｎＧａＡｓ層を採用しているためノンアロイであり、こ
れに対する金属材料の自由度が大きい。
のソース電極１０1 、ＥモードＨＥＭＴのドレイン電極
とＤモードＨＥＭＴのソース電極の共通電極１０3 、Ｄ
モードＨＥＭＴのドレイン電極１０5 として、ｎ+ −Ｉ
ｎＧａＡｓ層を採用しているためノンアロイであり、こ
れに対する金属材料の自由度が大きい。
【００２９】この製造方法によって製造された半導体集
積回路装置は、同じレジストを再露光して使用するた
め、ＥモードデバイスとＤモードデバイスのゲートを製
造する際のマスク合わせ余裕を考慮する必要がないた
め、ソースとゲートの距離を短くすることができ、その
結果、ソース抵抗を低減することができ、特性の向上を
図ることができる。
積回路装置は、同じレジストを再露光して使用するた
め、ＥモードデバイスとＤモードデバイスのゲートを製
造する際のマスク合わせ余裕を考慮する必要がないた
め、ソースとゲートの距離を短くすることができ、その
結果、ソース抵抗を低減することができ、特性の向上を
図ることができる。
【００３０】（第２実施例）第１実施例においては、リ
フトオフによって、ＥモードＨＥＭＴのソース電極１０
1 、ＥモードＨＥＭＴのゲート電極１０2 、ＥモードＨ
ＥＭＴのドレイン電極とＤモードＨＥＭＴのソース電極
の共通電極１０3 、ＤモードＨＥＭＴのゲート電極１０
4 、ＤモードＨＥＭＴのドレイン電極１０5 を同時に形
成したが、リフトオフによらないでこれらの電極を形成
することができる。
フトオフによって、ＥモードＨＥＭＴのソース電極１０
1 、ＥモードＨＥＭＴのゲート電極１０2 、ＥモードＨ
ＥＭＴのドレイン電極とＤモードＨＥＭＴのソース電極
の共通電極１０3 、ＤモードＨＥＭＴのゲート電極１０
4 、ＤモードＨＥＭＴのドレイン電極１０5 を同時に形
成したが、リフトオフによらないでこれらの電極を形成
することができる。
【００３１】第１実施例の第３工程で、素子間分離を行
い、フォトレジスト９をマスクにして、ＤモードＨＥＭ
Ｔのゲート部のｎ+ −ＩｎＧａＡｓコンタクト層７を除
去し、ＥモードＨＥＭＴのゲート部のｎ+ −ＩｎＧａＡ
ｓコンタクト層７を除去した後、引き続いて、このフォ
トレジスト９を用いてＤモードＨＥＭＴのｎ−ＧａＡｓ
第１キャップ層６と、ＥモードＨＥＭＴのゲート部のｎ
−ＧａＡｓ第２キャップ層４をリセスエッチングし、フ
ォトレジスト９を除去する。
い、フォトレジスト９をマスクにして、ＤモードＨＥＭ
Ｔのゲート部のｎ+ −ＩｎＧａＡｓコンタクト層７を除
去し、ＥモードＨＥＭＴのゲート部のｎ+ −ＩｎＧａＡ
ｓコンタクト層７を除去した後、引き続いて、このフォ
トレジスト９を用いてＤモードＨＥＭＴのｎ−ＧａＡｓ
第１キャップ層６と、ＥモードＨＥＭＴのゲート部のｎ
−ＧａＡｓ第２キャップ層４をリセスエッチングし、フ
ォトレジスト９を除去する。
【００３２】次いで、全面にＡｌを蒸着あるいはスパッ
タした後、新たなフォトリソグラフィー技術を用いて、
このＡｌ層をパターニングすることによって、Ｅモード
ＨＥＭＴのソース電極１０1 、ＥモードＨＥＭＴのゲー
ト電極１０2 、ＥモードＨＥＭＴのドレイン電極とＤモ
ードＨＥＭＴのソース電極の共通電極１０3 、Ｄモード
ＨＥＭＴのゲート電極１０4 、ＤモードＨＥＭＴのドレ
イン電極１０5 を形成する。
タした後、新たなフォトリソグラフィー技術を用いて、
このＡｌ層をパターニングすることによって、Ｅモード
ＨＥＭＴのソース電極１０1 、ＥモードＨＥＭＴのゲー
ト電極１０2 、ＥモードＨＥＭＴのドレイン電極とＤモ
ードＨＥＭＴのソース電極の共通電極１０3 、Ｄモード
ＨＥＭＴのゲート電極１０4 、ＤモードＨＥＭＴのドレ
イン電極１０5 を形成する。
【００３３】このとき、ｎ−ＧａＡｓ第２キャップ層
４、ｎ+ −ＩｎＧａＡｓコンタクト層７のゲート電極を
形成する開口の側壁に、ＳｉＯ2 等のサイドウォールを
形成してゲート電極をｎ−ＧａＡｓ第２キャップ層４、
ｎ+ −ＩｎＧａＡｓコンタクト層７から絶縁することが
できる。この場合は、レジストを除去した後、全面にＣ
ＶＤ等によってＳｉＯ2 を形成し、異方性エッチングを
行ってサイドウォールを形成し、その後電極を形成する
際はフォトリソグラフィー技術を用いる。
４、ｎ+ −ＩｎＧａＡｓコンタクト層７のゲート電極を
形成する開口の側壁に、ＳｉＯ2 等のサイドウォールを
形成してゲート電極をｎ−ＧａＡｓ第２キャップ層４、
ｎ+ −ＩｎＧａＡｓコンタクト層７から絶縁することが
できる。この場合は、レジストを除去した後、全面にＣ
ＶＤ等によってＳｉＯ2 を形成し、異方性エッチングを
行ってサイドウォールを形成し、その後電極を形成する
際はフォトリソグラフィー技術を用いる。
【００３４】また、電極を形成するための金属はＡｌに
限定されず、タングステンシリサイド（ＷＳｉ）、高融
点メタル等の導電性が良好な金属材料、導電材料を適宜
採用することができる。また、上記の実施例において
は、ゲート電極、ソース電極、ドレイン電極を同時に形
成したが、必ずしもその必要はない。この場合は、先に
形成した電極上に絶縁膜等を形成し、次の電極形成時の
保護膜とする。
限定されず、タングステンシリサイド（ＷＳｉ）、高融
点メタル等の導電性が良好な金属材料、導電材料を適宜
採用することができる。また、上記の実施例において
は、ゲート電極、ソース電極、ドレイン電極を同時に形
成したが、必ずしもその必要はない。この場合は、先に
形成した電極上に絶縁膜等を形成し、次の電極形成時の
保護膜とする。
【００３５】以上の実施例のように、オーミック電極を
形成する下地の低抵抗半導体層として、動作活性層より
もバンドギャップが小さく、かつ、高濃度の半導体層を
用いると、バリアハイトが低く良好なオーミック電極を
形成することができるという効果を生じる。
形成する下地の低抵抗半導体層として、動作活性層より
もバンドギャップが小さく、かつ、高濃度の半導体層を
用いると、バリアハイトが低く良好なオーミック電極を
形成することができるという効果を生じる。
【００３６】また、以上の実施例では動作活性層として
ＨＥＭＴ構造を形成する場合を説明したが、本発明はこ
れに限られず、ＧａＡｓＭＥＳＦＥＴ構造を形成するこ
ともでき、低抵抗半導体層として、ｎ+ −ＩｎＧａＡｓ
層を用いることができる。
ＨＥＭＴ構造を形成する場合を説明したが、本発明はこ
れに限られず、ＧａＡｓＭＥＳＦＥＴ構造を形成するこ
ともでき、低抵抗半導体層として、ｎ+ −ＩｎＧａＡｓ
層を用いることができる。
【００３７】
【発明の効果】以上説明したように、本発明によれば、
ＥモードとＤモードの電界効果半導体装置のゲートを、
非合金化オーミック接触を生じるソース電極とドレイン
電極を形成するｎ+ −ＩｎＧａＡｓ低抵抗半導体層に近
接し、しかも、セルフアラインで形成することができる
ため、素子特性の向上と特性の均一性が優れ、さらに、
マスク合わせ余裕を考慮する必要がないため、高速、高
密度集積回路装置の性能向上に寄与するところが大き
い。
ＥモードとＤモードの電界効果半導体装置のゲートを、
非合金化オーミック接触を生じるソース電極とドレイン
電極を形成するｎ+ −ＩｎＧａＡｓ低抵抗半導体層に近
接し、しかも、セルフアラインで形成することができる
ため、素子特性の向上と特性の均一性が優れ、さらに、
マスク合わせ余裕を考慮する必要がないため、高速、高
密度集積回路装置の性能向上に寄与するところが大き
い。
【図１】本発明の半導体集積回路装置の製造方法の原理
説明図である。
説明図である。
【図２】第１実施例の半導体集積回路装置の製造工程説
明図（１）であり、（Ａ）〜（Ｃ）は各段階を示してい
る。
明図（１）であり、（Ａ）〜（Ｃ）は各段階を示してい
る。
【図３】第１実施例の半導体集積回路装置の製造工程説
明図（２）であり、（Ｄ），（Ｅ）は各段階を示してい
る。
明図（２）であり、（Ｄ），（Ｅ）は各段階を示してい
る。
【図４】従来のＥモード電界効果型半導体装置の説明図
である。
である。
１ ＧａＡｓ基板 ２ ＧａＡｓチャネル層 ２1 ２次元電子ガス ３ ｎ−ＩｎＧａＰ電子供給層 ４ ｎ−ＧａＡｓ第２キャップ層 ５ ｎ−ＩｎＧａＰエッチングストップ層 ６ ｎ−ＧａＡｓ第１キャップ層 ７ ｎ+ −ＩｎＧａＡｓコンタクト層 ８ 素子間分離領域 ９ フォトレジスト １０1 ＥモードＨＥＭＴのソース電極 １０2 ＥモードＨＥＭＴのゲート電極 １０3 ＥモードＨＥＭＴのドレイン電極とＤモードＨ
ＥＭＴのソース電極の共通電極 １０4 ＤモードＨＥＭＴのゲート電極 １０5 ＤモードＨＥＭＴのドレイン電極 １１ ＧａＡｓ基板 １２ ノンドープＧａＡｓチャネル層 １２1 ２次元電子ガス １３ ｎ−ＩｎＧａＰ電子供給層 １４ ｎ−ＧａＡｓキャップ層 １５ 素子間分離領域 １６ ｎ+ −ＩｎＧａＡｓ低抵抗半導体層 １７1 ソース電極 １７2 ゲート電極 １７3 ドレイン電極
ＥＭＴのソース電極の共通電極 １０4 ＤモードＨＥＭＴのゲート電極 １０5 ＤモードＨＥＭＴのドレイン電極 １１ ＧａＡｓ基板 １２ ノンドープＧａＡｓチャネル層 １２1 ２次元電子ガス １３ ｎ−ＩｎＧａＰ電子供給層 １４ ｎ−ＧａＡｓキャップ層 １５ 素子間分離領域 １６ ｎ+ −ＩｎＧａＡｓ低抵抗半導体層 １７1 ソース電極 １７2 ゲート電極 １７3 ドレイン電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/812
Claims (4)
- 【請求項１】 基板上にＥモードデバイスのゲート予定
部分にリセス部を有する動作活性層が形成され、該リセ
ス部を含む該動作活性層の上に低抵抗半導体層が形成さ
れ、該リセス部近傍の領域の動作活性層にＥモードデバ
イスが形成され、該リセス部が形成されていない領域の
動作活性層にＤモードデバイスが形成されていることを
特徴とする半導体集積回路装置。 - 【請求項２】 基板上に動作活性層を形成する工程と、
該動作活性層のＥモードデバイスのゲート予定部分にリ
セス部を形成する工程と、該リセス部を含む該動作活性
層の上に低抵抗半導体層を形成する工程と、該リセス部
近傍の領域の動作活性層にＥモードデバイスを形成し、
該リセス部が形成されていない領域の動作活性層にＤモ
ードデバイスを形成する工程を含むことを特徴とする半
導体集積回路装置の製造方法。 - 【請求項３】 低抵抗半導体層として、動作活性層より
もバンドギャップが小さく、かつ、高濃度の半導体層を
用いることを特徴とする請求項１に記載された半導体集
積回路装置の製造方法。 - 【請求項４】 動作活性層として、ＧａＡｓＭＥＳＦＥ
Ｔ構造あるいはＨＥＭＴ構造を用い、低抵抗半導体層と
して、ｎ+ −ＩｎＧａＡｓ層を用いることを特徴とする
請求項２に記載された半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5145863A JPH07142685A (ja) | 1993-06-17 | 1993-06-17 | 半導体集積回路装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5145863A JPH07142685A (ja) | 1993-06-17 | 1993-06-17 | 半導体集積回路装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07142685A true JPH07142685A (ja) | 1995-06-02 |
Family
ID=15394811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5145863A Withdrawn JPH07142685A (ja) | 1993-06-17 | 1993-06-17 | 半導体集積回路装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07142685A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6087207A (en) * | 1998-09-29 | 2000-07-11 | Raytheon Company | Method of making pseudomorphic high electron mobility transistors |
| JP2009184107A (ja) * | 2008-02-11 | 2009-08-20 | Honeywell Internatl Inc | Ｍｅｍｓ装置を製造するためのシステムおよび方法 |
| US8067788B2 (en) | 2007-04-02 | 2011-11-29 | Renesas Electronics Corporation | Semiconductor device |
-
1993
- 1993-06-17 JP JP5145863A patent/JPH07142685A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6087207A (en) * | 1998-09-29 | 2000-07-11 | Raytheon Company | Method of making pseudomorphic high electron mobility transistors |
| US8067788B2 (en) | 2007-04-02 | 2011-11-29 | Renesas Electronics Corporation | Semiconductor device |
| JP2009184107A (ja) * | 2008-02-11 | 2009-08-20 | Honeywell Internatl Inc | Ｍｅｍｓ装置を製造するためのシステムおよび方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000905 |