JPH0220015B2 - - Google Patents
Info
- Publication number
- JPH0220015B2 JPH0220015B2 JP58063646A JP6364683A JPH0220015B2 JP H0220015 B2 JPH0220015 B2 JP H0220015B2 JP 58063646 A JP58063646 A JP 58063646A JP 6364683 A JP6364683 A JP 6364683A JP H0220015 B2 JPH0220015 B2 JP H0220015B2
- Authority
- JP
- Japan
- Prior art keywords
- current
- josephson
- flowing
- gate
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/38—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of superconductive devices
Landscapes
- Superconductor Devices And Manufacturing Methods Thereof (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は、ジヨセフソン論理回路に関し、特に
ジヨセフソン素子を用いて構成されるＪ−Ｋフリ
ツプフロツプ回路に関する。
ジヨセフソン素子を用いて構成されるＪ−Ｋフリ
ツプフロツプ回路に関する。
(2) 技術の背景
情報処理技術の発展に伴い、電子計算機等の情
報処理装置に対してもより高速化、大容量化が図
られつつある。
報処理装置に対してもより高速化、大容量化が図
られつつある。
かかる情報処理装置を構成する機能素子の一つ
として超電導現象を利用した所謂ジヨセフソン素
子の適用が試みられている。
として超電導現象を利用した所謂ジヨセフソン素
子の適用が試みられている。
かかるジヨセフソン素子は、シリコンあるいは
ガリウム・砒素等の半導体材料を用いた素子に比
較して、より高速動作が可能であるという特長を
備えている。
ガリウム・砒素等の半導体材料を用いた素子に比
較して、より高速動作が可能であるという特長を
備えている。
(3) 従来技術と問題点
かかるジヨセフソン素子を機能素子として用い
て構成される論理回路の一つであるＪ−Ｋフリツ
プフロツプ回路は、従来第１図に示される如き構
成を有している。
て構成される論理回路の一つであるＪ−Ｋフリツ
プフロツプ回路は、従来第１図に示される如き構
成を有している。
同図において、J1〜J10はジヨセフソン素子、
R1〜R12は抵抗、Ｌはインダクタンスである。ま
たVac1〜Vac4は交流バイアス電流源、DCは直流
電流源である。
R1〜R12は抵抗、Ｌはインダクタンスである。ま
たVac1〜Vac4は交流バイアス電流源、DCは直流
電流源である。
かかるＪ−Ｋフリツプフロツプ回路にあつては
例えばジヨセフソン素子J3の臨界電流がおさえら
れている時、すなわち該ジヨセフソン素子J3の信
号電流であるが出力されている状態（不活
性状態）で、入力端子JINに信号電流が印加され
ると、ジヨセフソン素子J1は不活性状態とされ
る。
例えばジヨセフソン素子J3の臨界電流がおさえら
れている時、すなわち該ジヨセフソン素子J3の信
号電流であるが出力されている状態（不活
性状態）で、入力端子JINに信号電流が印加され
ると、ジヨセフソン素子J1は不活性状態とされ
る。
このためバイアス電流源Vac1からの電流は抵
抗R1，R3を通り、更に抵抗R7を通つて基準電位
（接地電位）へ流れる。この結果ジヨセフソン素
子J5が不活性状態とされる。かかるジヨセフソン
素子J5が不活性状態とされることにより、直流電
流源DCからの電流は、ジヨセフソン素子J6を流
れる。このため、ジヨセフソン素子J8が不活性状
態とされ、従つてジヨセフソン素子J9は超電導状
態とされる。
抗R1，R3を通り、更に抵抗R7を通つて基準電位
（接地電位）へ流れる。この結果ジヨセフソン素
子J5が不活性状態とされる。かかるジヨセフソン
素子J5が不活性状態とされることにより、直流電
流源DCからの電流は、ジヨセフソン素子J6を流
れる。このため、ジヨセフソン素子J8が不活性状
態とされ、従つてジヨセフソン素子J9は超電導状
態とされる。
一方ジヨセフソン素子J5が不活性状態にあるた
め、ジヨセフソン素子J7は臨界電流が抑制されて
いない状態（活性状態）、従つてジヨセフソン素
子J10は不活性状態とされる。
め、ジヨセフソン素子J7は臨界電流が抑制されて
いない状態（活性状態）、従つてジヨセフソン素
子J10は不活性状態とされる。
このため、バイアス電流源Vac7からの電流は
抵抗１２を通り、ジヨセフソン素子J4を不活性状
態に変換する。またバイアス電流源Vac3からの
電流は、ジヨセフソン素子J7を通つて基準電位へ
流れる。
抵抗１２を通り、ジヨセフソン素子J4を不活性状
態に変換する。またバイアス電流源Vac3からの
電流は、ジヨセフソン素子J7を通つて基準電位へ
流れる。
この結果、出力端子Jout（Ｑ）から出力が取り
出される。
出される。
入力端子KINに信号電流が印加された場合に
は、上記と同様の動作が行われ、出力端子Kout
Ｑから出力が取り出される。
は、上記と同様の動作が行われ、出力端子Kout
Ｑから出力が取り出される。
このようなＪ−Ｋフリツプフロツプ回路にあつ
ては、当該回路がラツチングゲートとフリツプフ
ロツプとを組み合せて構成されているために、バ
イアス電流を交流で与えなければ、前記ラツチン
グゲートをリセツトさせることができない。従つ
て電流源として直流電源及び交流電源の２種が必
要とされる。
ては、当該回路がラツチングゲートとフリツプフ
ロツプとを組み合せて構成されているために、バ
イアス電流を交流で与えなければ、前記ラツチン
グゲートをリセツトさせることができない。従つ
て電流源として直流電源及び交流電源の２種が必
要とされる。
また、抵抗R1〜R12を含むために、製造プロセ
スが煩雑となり、製造歩留り、信頼性の低下を招
集してしまう。
スが煩雑となり、製造歩留り、信頼性の低下を招
集してしまう。
(4) 発明の目的
本発明は、このような従来のＪ−Ｋフリツプフ
ロツプ回路における問題点が除去され、直流電源
のみで動作可能であり、しかも抵抗素子を含まず
電流転送回路のみで構成されるＪ−Ｋフリツプフ
ロツプ回路を提供するものである。
ロツプ回路における問題点が除去され、直流電源
のみで動作可能であり、しかも抵抗素子を含まず
電流転送回路のみで構成されるＪ−Ｋフリツプフ
ロツプ回路を提供するものである。
(6) 発明の構成
このため、本発明によれば、一端が第１のバイ
アス入力端子Ibに共通に並列接続されて第１のル
ープを構成する第１及び第２のジヨセフソンゲー
トJ101，J102からなる第１のセルフリセツテイン
グANDゲートと、一端が第２のバイアス入力端
子Iaに共通に並列接続されて第２のループを構成
する第３及び第４のジヨセフソンゲートJ104，
J105からなる第２のセルフリセツテイングAND
ゲートと、一端が第３のバイアス入力端子Icに共
通に並列接続されて第３のループを構成する第５
及び第６のジヨセフソンゲートJ103，J106からな
るマスターフリツプフロツプ電流転送回路と、一
端が前記第５及び第６のジヨセフソンゲートの他
端に共通に並列接続されて第４のループを構成す
る第７及び第８のジヨセフソンゲートJ107，J108
からなるスレーブフリツプフロツプ電流転送回路
とを備え、前記第１のジヨセフソンゲートJ101に
は、前記第４のループの第８のジヨセフソンゲー
ト側の分枝を流れる電流及びそれと反対方向に流
れる直流電流DCの制御線入力として入力され、
前記直流電流のみが流れているだけ該第１のジヨ
セフソンゲートは不活性状態となり、前記第２の
ジヨセフソンゲートJ102には、前記第４のループ
の第８のジヨセフソンゲート側の分枝を流れる電
流及びそれと同一方向に流れる第１の外部信号電
流Ｋが制御線入力として入力され、前記２つの制
御線入力に共に電流が流れているときだけ前記第
２のジヨセフソンゲートは不活性状態となり、前
記第３のジヨセフソンゲートJ104には、前記第４
のループの第７のジヨセフソンゲート側の分枝を
流れる電流及びそれと反対方向に流れる直流電流
DCが制御線入力として入力され、前記直流電流
のみが流れているときだけ該第３のジヨセフソン
ゲートは不活性状態となり、前記第４のジヨセフ
ソンゲートJ105には、前記第４のループの第７の
ジヨセフソンゲート側の分枝を流れる電流及びそ
れと同一方向に流れる第２の外部信号電流Ｊが制
御線入力として入力され、前記２つの制御線入力
に共に電流が流れているときだけ該第４のジヨセ
フソンゲートは不活性状態となり、前記第５のジ
ヨセフソンゲートJ103には、前記第１のループの
第１のジヨセフソンゲート側の分枝を流れる電流
及びそれと同一方向に流れる第１のクロツク信号
電流が制御線入力として入力され、前記２つの制
御線入力に共に電流が流れているときだけ該第５
のジヨセフソンゲートは不活性状態となり、前記
第６のジヨセフソンゲートJ106には、前記第２の
ループの第３のジヨセフソンゲート側の分枝を流
れる電流及びそれと同一方向に流れる前記第１の
クロツク信号電流Ｃが制御線入力として入力さ
れ、前記２つの制御線入力に共に電流が流れてい
るときだけ該第６のジヨセフソンゲートは不活性
状態となり、前記第７のジヨセフソンゲートJ107
には、前記第３のループの第５のジヨセフソンゲ
ート側の分枝を流れる電流及びそれと同一方向に
流れ前記第１のクロツク信号電流Ｃに電流が流さ
れない時に電流が流される第２のクロツク信号電
流が制御線入力として入力され、前記２つの制
御線入力に共に電流が流れているときだけ該第７
のジヨセフソンゲートは不活性状態となり、前記
第８のジヨセフソンゲートJ108には、前記第３の
ループの第６のジヨセフソンゲート側の分枝を流
れる電流及びそれと同一方向に流れる前記第２の
クロツク信号電流が制御線入力として入力さ
れ、前記２つの制御線入力に共に電流が流れてい
るときだけ該第８のジヨセフソンゲートは不活性
状態となり、前記第４のループから出力信号を取
り出すことを特徴とするジヨセフソン論理回路が
提供される。
アス入力端子Ibに共通に並列接続されて第１のル
ープを構成する第１及び第２のジヨセフソンゲー
トJ101，J102からなる第１のセルフリセツテイン
グANDゲートと、一端が第２のバイアス入力端
子Iaに共通に並列接続されて第２のループを構成
する第３及び第４のジヨセフソンゲートJ104，
J105からなる第２のセルフリセツテイングAND
ゲートと、一端が第３のバイアス入力端子Icに共
通に並列接続されて第３のループを構成する第５
及び第６のジヨセフソンゲートJ103，J106からな
るマスターフリツプフロツプ電流転送回路と、一
端が前記第５及び第６のジヨセフソンゲートの他
端に共通に並列接続されて第４のループを構成す
る第７及び第８のジヨセフソンゲートJ107，J108
からなるスレーブフリツプフロツプ電流転送回路
とを備え、前記第１のジヨセフソンゲートJ101に
は、前記第４のループの第８のジヨセフソンゲー
ト側の分枝を流れる電流及びそれと反対方向に流
れる直流電流DCの制御線入力として入力され、
前記直流電流のみが流れているだけ該第１のジヨ
セフソンゲートは不活性状態となり、前記第２の
ジヨセフソンゲートJ102には、前記第４のループ
の第８のジヨセフソンゲート側の分枝を流れる電
流及びそれと同一方向に流れる第１の外部信号電
流Ｋが制御線入力として入力され、前記２つの制
御線入力に共に電流が流れているときだけ前記第
２のジヨセフソンゲートは不活性状態となり、前
記第３のジヨセフソンゲートJ104には、前記第４
のループの第７のジヨセフソンゲート側の分枝を
流れる電流及びそれと反対方向に流れる直流電流
DCが制御線入力として入力され、前記直流電流
のみが流れているときだけ該第３のジヨセフソン
ゲートは不活性状態となり、前記第４のジヨセフ
ソンゲートJ105には、前記第４のループの第７の
ジヨセフソンゲート側の分枝を流れる電流及びそ
れと同一方向に流れる第２の外部信号電流Ｊが制
御線入力として入力され、前記２つの制御線入力
に共に電流が流れているときだけ該第４のジヨセ
フソンゲートは不活性状態となり、前記第５のジ
ヨセフソンゲートJ103には、前記第１のループの
第１のジヨセフソンゲート側の分枝を流れる電流
及びそれと同一方向に流れる第１のクロツク信号
電流が制御線入力として入力され、前記２つの制
御線入力に共に電流が流れているときだけ該第５
のジヨセフソンゲートは不活性状態となり、前記
第６のジヨセフソンゲートJ106には、前記第２の
ループの第３のジヨセフソンゲート側の分枝を流
れる電流及びそれと同一方向に流れる前記第１の
クロツク信号電流Ｃが制御線入力として入力さ
れ、前記２つの制御線入力に共に電流が流れてい
るときだけ該第６のジヨセフソンゲートは不活性
状態となり、前記第７のジヨセフソンゲートJ107
には、前記第３のループの第５のジヨセフソンゲ
ート側の分枝を流れる電流及びそれと同一方向に
流れ前記第１のクロツク信号電流Ｃに電流が流さ
れない時に電流が流される第２のクロツク信号電
流が制御線入力として入力され、前記２つの制
御線入力に共に電流が流れているときだけ該第７
のジヨセフソンゲートは不活性状態となり、前記
第８のジヨセフソンゲートJ108には、前記第３の
ループの第６のジヨセフソンゲート側の分枝を流
れる電流及びそれと同一方向に流れる前記第２の
クロツク信号電流が制御線入力として入力さ
れ、前記２つの制御線入力に共に電流が流れてい
るときだけ該第８のジヨセフソンゲートは不活性
状態となり、前記第４のループから出力信号を取
り出すことを特徴とするジヨセフソン論理回路が
提供される。
以下、本発明を実施例をもつて詳細に説明す
る。
る。
(7) 発明の実施例
図面第２図は、本発明によるＪ−Ｋフリツプフ
ロツプ回路を示す。
ロツプ回路を示す。
同図において、J101〜J108はジヨセフソン素子、
RS1，SR2はセルフリセツテイングANDゲート、
Ｍはマスター・フリツプフロツプ電流転送回路、
Ｓはスレーブ・フリツプフロツプ電流転送回路、
Vac1〜Vac4はバイアス電流源である。
RS1，SR2はセルフリセツテイングANDゲート、
Ｍはマスター・フリツプフロツプ電流転送回路、
Ｓはスレーブ・フリツプフロツプ電流転送回路、
Vac1〜Vac4はバイアス電流源である。
ここでセルフリセツテイングANDゲートSR1
にあつては、入力端KINへの入力信号と、スレー
ブ・フリツプフロツプ電流転送回路Ｓの出力
QoutとのANDをとり、またセルフリセツテイン
グANDゲートSR2にあつては、入力端JINへの入
力信号と、マスター・フリツプフロツプ電流転送
回路Ｍの出力QoutとのANDをとつている。
にあつては、入力端KINへの入力信号と、スレー
ブ・フリツプフロツプ電流転送回路Ｓの出力
QoutとのANDをとり、またセルフリセツテイン
グANDゲートSR2にあつては、入力端JINへの入
力信号と、マスター・フリツプフロツプ電流転送
回路Ｍの出力QoutとのANDをとつている。
またマスター・フリツプフロツプ電流転送回路
Ｍは外部からのクロツク信号Ｃによつて駆動され
スレーブ・フリツプフロツプ電流転送回路Ｓはク
ロツク信号電流Ｃの反転信号によつて駆動され
る。
Ｍは外部からのクロツク信号Ｃによつて駆動され
スレーブ・フリツプフロツプ電流転送回路Ｓはク
ロツク信号電流Ｃの反転信号によつて駆動され
る。
そして、前記マスター・フリツプフロツプ電流
転送回路Ｍは、セルフリセツテイングANDゲー
トSR1，SR2の出力信号によつて制御され、また
スレーブ・フリツプフロツプ電流転送回路Ｓは、
該マスター・フリツプフロツプ電流転送回路Ｍの
状態によりその状態が設定される。
転送回路Ｍは、セルフリセツテイングANDゲー
トSR1，SR2の出力信号によつて制御され、また
スレーブ・フリツプフロツプ電流転送回路Ｓは、
該マスター・フリツプフロツプ電流転送回路Ｍの
状態によりその状態が設定される。
すなわち、例えば出力がハイ（High）レ
ベル、Qoutがロー（Low）レベルの状態におい
て、クロツク信号Ｃに同期して入力端JINに入力
信号パルスＪが印加されると、直流オフセツト電
流DCによつて不活性状態とされたジヨセフソン
素子J104の存在によつてジヨセフソン素子J105を
通つて流れていたバイアス電流は、該入力信号パ
ルスＪ及びスレーブ・フリツプフロツプ電流転送
回路Ｓの出力によつてジヨセフソン素子J105
が不活性状態になることにより、ジヨセフソン素
子J104に流れる。
ベル、Qoutがロー（Low）レベルの状態におい
て、クロツク信号Ｃに同期して入力端JINに入力
信号パルスＪが印加されると、直流オフセツト電
流DCによつて不活性状態とされたジヨセフソン
素子J104の存在によつてジヨセフソン素子J105を
通つて流れていたバイアス電流は、該入力信号パ
ルスＪ及びスレーブ・フリツプフロツプ電流転送
回路Ｓの出力によつてジヨセフソン素子J105
が不活性状態になることにより、ジヨセフソン素
子J104に流れる。
尚、Qput、入力信号パルスＪ及び直流オフセツ
ト電流DCに流す電流量は、ほぼ等しくするとと
もに、Qput及び入力信号パルスＪの電流量は、そ
れらのうち一方がオンしてもジヨセフソンゲート
J105を不活性状態にすることはできないが、両方
がオンすると該ジヨセフソンゲートJ105を不活性
状態にすることができる値に設定する。また、直
流オフセツト電流DCが流れる制御線は２回巻き
になつているので、該直流オフセツト電流DCが
ジヨセフソンゲートJ104に与える磁界は、Qput及
び入力信号パルスＪの両方がオンした時にジヨセ
フソンゲートJ105に与える磁界と略等しくなる。
以上のように制御線入力の電流量の関係はセルフ
リセツテイングANDゲートSRについても同様で
ある。
ト電流DCに流す電流量は、ほぼ等しくするとと
もに、Qput及び入力信号パルスＪの電流量は、そ
れらのうち一方がオンしてもジヨセフソンゲート
J105を不活性状態にすることはできないが、両方
がオンすると該ジヨセフソンゲートJ105を不活性
状態にすることができる値に設定する。また、直
流オフセツト電流DCが流れる制御線は２回巻き
になつているので、該直流オフセツト電流DCが
ジヨセフソンゲートJ104に与える磁界は、Qput及
び入力信号パルスＪの両方がオンした時にジヨセ
フソンゲートJ105に与える磁界と略等しくなる。
以上のように制御線入力の電流量の関係はセルフ
リセツテイングANDゲートSRについても同様で
ある。
また、ジヨセフソンゲートJ103，J106，J107，及
びJ108には、それぞれ２本の同一方向に電流が流
れる制御線が磁界結合しているが、各々の制御線
には、一方の制御線に電流を流しただでは該ジヨ
セフソンゲートは不活性状態にならないが、両方
の制御線に電流を流すと該ジヨセフソンゲートが
不活性状態になるような大きさの電流を流す。
びJ108には、それぞれ２本の同一方向に電流が流
れる制御線が磁界結合しているが、各々の制御線
には、一方の制御線に電流を流しただでは該ジヨ
セフソンゲートは不活性状態にならないが、両方
の制御線に電流を流すと該ジヨセフソンゲートが
不活性状態になるような大きさの電流を流す。
該ジヨセフソン素子J104に流れる電流及びクロ
ツク信号Ｃによつて、マスター・フリツプフロツ
プ電流転送回路Ｍにおける一方の分枝のジヨセフ
ソン素子J106は不活性状態とさ、バイアス電流源
Icから流入するバイアス電流は、他方の分枝のジ
ヨセフソン素子J103を流れスレーブ・フリツプフ
ロツプ電流転送回路Ｓへ流入し、基準電位（接地
電位）へ流れる。
ツク信号Ｃによつて、マスター・フリツプフロツ
プ電流転送回路Ｍにおける一方の分枝のジヨセフ
ソン素子J106は不活性状態とさ、バイアス電流源
Icから流入するバイアス電流は、他方の分枝のジ
ヨセフソン素子J103を流れスレーブ・フリツプフ
ロツプ電流転送回路Ｓへ流入し、基準電位（接地
電位）へ流れる。
そして、クロツク信号Ｃに同期して、入力端
KINに入力信号パルスＫが印加されると、直流オ
フセツト電流DCによつて不活性状態とされたジ
ヨセフソン素子１０１によつてジヨセフソン素子
１０２を通つて流れていたバイアス電流は、該入
力信号パルスＫ及びスレーブ・フリツプフロツプ
電流転送回路Ｓの出力Qoutによつてジヨセフソ
ン素子J102が不活性状態となることにより、ジヨ
セフソン素子J101に流れる。
KINに入力信号パルスＫが印加されると、直流オ
フセツト電流DCによつて不活性状態とされたジ
ヨセフソン素子１０１によつてジヨセフソン素子
１０２を通つて流れていたバイアス電流は、該入
力信号パルスＫ及びスレーブ・フリツプフロツプ
電流転送回路Ｓの出力Qoutによつてジヨセフソ
ン素子J102が不活性状態となることにより、ジヨ
セフソン素子J101に流れる。
該ジヨセフソン素子J101に流れる電流及びクロ
ツク信号Ｃによつて、マスター・フリツプフロツ
プ電流転送回路Ｍにおける他方の分枝のジヨセフ
ソン素子103は不活性状態とされ、バイアス電流
源Icから流入するバイアス電流は、一方の分枝の
ジヨセフソン素子J106を流れスレーブ・フリツプ
フロツプ電流転送回路Ｓへ流入し、基準電位へ流
れる。
ツク信号Ｃによつて、マスター・フリツプフロツ
プ電流転送回路Ｍにおける他方の分枝のジヨセフ
ソン素子103は不活性状態とされ、バイアス電流
源Icから流入するバイアス電流は、一方の分枝の
ジヨセフソン素子J106を流れスレーブ・フリツプ
フロツプ電流転送回路Ｓへ流入し、基準電位へ流
れる。
該マスター・フリツプフロツプ電流転送回路Ｍ
の出力とクロツクＣの反転信号により、ジ
ヨセフソン素子J103は不活性状態とされ、バイア
ス電流Iaは、ジヨセフソン素子J107を通つて流
れ、スレーブ・フリツプフロツプ電流転送回路Ｓ
の出力はとなる。
の出力とクロツクＣの反転信号により、ジ
ヨセフソン素子J103は不活性状態とされ、バイア
ス電流Iaは、ジヨセフソン素子J107を通つて流
れ、スレーブ・フリツプフロツプ電流転送回路Ｓ
の出力はとなる。
また、入力端KIN及びJINに同時に入力信号パル
スが印加された場合には、スレーブ・フリツプフ
ロツプ電流転送回路Ｓの出力Qout及びによ
つて、セルフリセツテイングANDゲートSR1、
もしくはSR2のいずれか一方が出力され、マスタ
ー及びスレーブ・フリツプフロツプ電流転送回路
Ｍ，Ｓをそれぞれ反転させる。
スが印加された場合には、スレーブ・フリツプフ
ロツプ電流転送回路Ｓの出力Qout及びによ
つて、セルフリセツテイングANDゲートSR1、
もしくはSR2のいずれか一方が出力され、マスタ
ー及びスレーブ・フリツプフロツプ電流転送回路
Ｍ，Ｓをそれぞれ反転させる。
前記第２図に示される本発明によるＪ−Ｋフリ
ツプフロツプ回路を、論理記号により表わすと、
第３図の如く表わされる。
ツプフロツプ回路を、論理記号により表わすと、
第３図の如く表わされる。
またかかる本発明によるＪ−Ｋフリツプフロツ
プ回路の動作をタイミングチヤートをもつて表わ
すと、第４図の如く表わされる。
プ回路の動作をタイミングチヤートをもつて表わ
すと、第４図の如く表わされる。
なお前記本発明によるＪ−Ｋフリツプフロツプ
回路の実施例にあつては、クロツク信号Ｃ，を
外部から与える場合につき開示したが本発明はこ
れに限られるものではない。例えば第５図に示さ
れるセルフリセツテイングインバータ回路を、当
該Ｊ−Ｋフリツプフロツプ回路が形成されるジヨ
セフソン集積回路内に設けることにより、クロツ
ク信号Ｃ，Ｃを該ジヨセフソン集積回路内部にお
いて発生させることができる。同図において、
J501，J502はジヨセフソン素子、Coutは外部から
与えられるクロツク信号を示す。
回路の実施例にあつては、クロツク信号Ｃ，を
外部から与える場合につき開示したが本発明はこ
れに限られるものではない。例えば第５図に示さ
れるセルフリセツテイングインバータ回路を、当
該Ｊ−Ｋフリツプフロツプ回路が形成されるジヨ
セフソン集積回路内に設けることにより、クロツ
ク信号Ｃ，Ｃを該ジヨセフソン集積回路内部にお
いて発生させることができる。同図において、
J501，J502はジヨセフソン素子、Coutは外部から
与えられるクロツク信号を示す。
(8) 発明の効果
以上のような本発明によれば、ジヨセフソン素
子を用いたＪ−Ｋフリツプフロツプ回路を、電流
転送回路のみによつて構成することができる。従
つて、前記従来技術の如く抵抗を用いる必要がな
く、またジヨセフソン素子の数も低減することが
でき、更には交流バイアス電源の使用を必要とし
ないために、当該Ｊ−Ｋフリツプフロツプ回路を
含むジヨセフソン集積回路装置の集積度の向上、
製造歩留りの向上を図ることができる。
子を用いたＪ−Ｋフリツプフロツプ回路を、電流
転送回路のみによつて構成することができる。従
つて、前記従来技術の如く抵抗を用いる必要がな
く、またジヨセフソン素子の数も低減することが
でき、更には交流バイアス電源の使用を必要とし
ないために、当該Ｊ−Ｋフリツプフロツプ回路を
含むジヨセフソン集積回路装置の集積度の向上、
製造歩留りの向上を図ることができる。
第１図は従来のＪ−Ｋフリツプフロツプ回路の
構成を示す結線図、第２図は本発明によるＪ−Ｋ
フリツプフロツプ回路の構成を示す結線図であ
る。第３図は第２図に示されるＪ−Ｋフリツプフ
ロツプの論理構成を表わすブロツクダイヤグラ
ム、第４図は当該Ｊ−Ｋフリツプフロツプ回路の
動作状態を示すタイミングチヤートである。更に
第５図はジヨセフソン集積回路装置内部において
クロツク信号を発生させる場合に適用されるクロ
ツク信号発生回路の一例を示す結線図である。 図において、J1〜J10，J101〜J108及びJ501，J502
はジヨセフソン素子、R1〜R12は抵抗、Ｌはイン
ダクタンスである。またSRはセルフリセツテイ
ングANDゲート、Ｍはマスター・フリツプフロ
ツプ電流転送回路、Ｓはスレーブ・フリツプフロ
ツプ電流転送回路である。
構成を示す結線図、第２図は本発明によるＪ−Ｋ
フリツプフロツプ回路の構成を示す結線図であ
る。第３図は第２図に示されるＪ−Ｋフリツプフ
ロツプの論理構成を表わすブロツクダイヤグラ
ム、第４図は当該Ｊ−Ｋフリツプフロツプ回路の
動作状態を示すタイミングチヤートである。更に
第５図はジヨセフソン集積回路装置内部において
クロツク信号を発生させる場合に適用されるクロ
ツク信号発生回路の一例を示す結線図である。 図において、J1〜J10，J101〜J108及びJ501，J502
はジヨセフソン素子、R1〜R12は抵抗、Ｌはイン
ダクタンスである。またSRはセルフリセツテイ
ングANDゲート、Ｍはマスター・フリツプフロ
ツプ電流転送回路、Ｓはスレーブ・フリツプフロ
ツプ電流転送回路である。
Claims (1)
- 【特許請求の範囲】 １ 一端が第１のバイアス入力端子Ibに共通に並
列接続されて第１のループを構成する第１及び第
２のジヨセフソンゲートJ101，J102からなる第１
のセルフリセツテイングANDゲートと、一端が
第２のバイアス入力端子Iaに共通に並列接続され
て第２のループを構成する第３及び第４のジヨセ
フソンゲートJ104，J105からなる第２のセルフリ
セツテイングANDゲートと、一端が第３のバイ
アス入力端子Icに共通に並列接続されて第３のル
ープを構成する第５及び第６のジヨセフソンゲー
トJ103，J106からなるマスターフリツプフロツプ
電流転送回路と、一端が前記第５及び第６のジヨ
セフソンゲートの他端に共通に並列接続されて第
４のループを構成する第７及び第８のジヨセフソ
ンゲートJ107，J108からなるスレーブフリツプフ
ロツプ電流転送回路とを備え、 前記第１のジヨセフソンゲートJ101には、前記
第４のループの第８のジヨセフソンゲート側の分
枝を流れる電流及びそれと反対方向に流れる直流
電流DCが制御線入力として入力され、前記直流
電流のみが流れているだけ該第１のジヨセフソン
ゲートは不活性状態となり、 前記第２のジヨセフソンゲートJ102には、前記
第４のループの第８のジヨセフソンゲート側の分
枝を流れる電流及びそれと同一方向に流れる第１
の外部信号電流Ｋが制御線入力として入力され、
前記２つの制御線入力に共に電流が流れていると
きだけ前記第２のジヨセフソンゲートは不活性状
態となり、 前記第３のジヨセフソンゲートJ104には、前記
第４のループの第７のジヨセフソンゲート側の分
枝を流れる電流及びそれと反対方向に流れる直流
電流DCが制御線入力として入力され、前記直流
電流のみが流れているときだけ該第３のジヨセフ
ソンゲートは不活性状態となり、 前記第４のジヨセフソンゲートJ105には、前記
第４のループの第７のジヨセフソンゲート側の分
枝を流れる電流及びそれと同一方向に流れる第２
の外部信号電流Ｊが制御線入力として入力され、
前記２つの制御線入力に共に電流が流れていると
きだけ該第４のジヨセフソンゲートは不活性状態
となり、 前記第５のジヨセフソンゲートJ103には、前記
第１のループの第１のジヨセフソンゲート側の分
枝を流れる電流及びそれと同一方向に流れる第１
のクロツク信号電流が制御線入力として入力さ
れ、前記２つの制御線入力に共に電流が流れてい
るときだけ該第５のジヨセフソンゲートは不活性
状態となり、 前記第６のジヨセフソンゲートJ106には、前記
第２のループの第３のジヨセフソンゲート側の分
枝を流れる電流及びそれと同一方向に流れる前記
第１のクロツク信号電流Ｃが制御線入力として入
力され、前記２つの制御線入力に共に電流が流れ
ているときだけ該第６のジヨセフソンゲートは不
活性状態となり、 前記第７のジヨセフソンゲートJ107には、前記
第３のループの第５のジヨセフソンゲート側の分
枝を流れる電流及びそれと同一方向に流れ前記第
１のクロツク信号電流Ｃに電流が流されない時に
電流が流される第２のクロツク信号電流が制御
線入力として入力され、前記２つの制御線入力に
共に電流が流れているときだけ該第７のジヨセフ
ソンゲートは不活性状態となり、 前記第８のジヨセフソンゲートJ108には、前記
第３のループの第６のジヨセフソンゲート側の分
枝を流れる電流及びそれと同一方向に流れる前記
第２のクロツク信号電流が制御線入力として入
力され、前記２つの制御線入力に共に電流が流れ
ているときだけ該第８のジヨセフソンゲートは不
活性状態となり、 前記第４のループから出力信号を取り出すこと
を特徴とするジヨセフソン論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6364683A JPS59190712A (ja) | 1983-04-13 | 1983-04-13 | ジヨセフソン論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6364683A JPS59190712A (ja) | 1983-04-13 | 1983-04-13 | ジヨセフソン論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59190712A JPS59190712A (ja) | 1984-10-29 |
| JPH0220015B2 true JPH0220015B2 (ja) | 1990-05-07 |
Family
ID=13235318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6364683A Granted JPS59190712A (ja) | 1983-04-13 | 1983-04-13 | ジヨセフソン論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59190712A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54148463A (en) * | 1978-05-15 | 1979-11-20 | Nec Corp | Jk flip-flop |
-
1983
- 1983-04-13 JP JP6364683A patent/JPS59190712A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59190712A (ja) | 1984-10-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP3577761B1 (en) | Superconducting circuits based devices and methods | |
| CN111903060A (zh) | 具有经由感应耦合而分配的时钟信号的超导集成电路 | |
| JPH0220015B2 (ja) | ||
| US4678945A (en) | Unidirectional single-flux-quantum logic circuit | |
| JPH0453449B2 (ja) | ||
| JPH0378008B2 (ja) | ||
| JPH0220016B2 (ja) | ||
| JPH0237730B2 (ja) | ||
| JPH0236610A (ja) | マスタースレーブ型ｄタイプフリップフロップ回路 | |
| JPS5917725A (ja) | 超電導メモリ形論理アレイ | |
| SU1095408A1 (ru) | Логический элемент | |
| JPS59229923A (ja) | 集積回路用論理回路 | |
| JPH0211928B2 (ja) | ||
| JP2658327B2 (ja) | 論理回路 | |
| JPS58147891A (ja) | ジヨセフソンラツチ回路 | |
| SU1316076A1 (ru) | @ -Триггер | |
| JPS5995722A (ja) | 超伝導素子を用いた双安定回路 | |
| JPH05227007A (ja) | インタフェース回路 | |
| JPH0234494B2 (ja) | Tasomyakuryudengennyorujosefusonronrikairo | |
| JPS58146125A (ja) | ジヨセフソン効果を用いた電流注入型パルス発生回路 | |
| JPH05235427A (ja) | インタフェース回路 | |
| JPH0155783B2 (ja) | ||
| JPH0374051B2 (ja) | ||
| JPH02156723A (ja) | Ｅｃｌ回路の終端回路 | |
| JPS5888933A (ja) | 超電導ル−プ論理回路 |