JPH0155783B2 - - Google Patents
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- JPH0155783B2 JPH0155783B2 JP58147377A JP14737783A JPH0155783B2 JP H0155783 B2 JPH0155783 B2 JP H0155783B2 JP 58147377 A JP58147377 A JP 58147377A JP 14737783 A JP14737783 A JP 14737783A JP H0155783 B2 JPH0155783 B2 JP H0155783B2
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- JP
- Japan
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- circuit
- josephson
- inductance
- delay circuit
- wiring
- Prior art date
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/195—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices
- H03K19/1952—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices with electro-magnetic coupling of the control current
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、ジヨセフソン計算機構成要素中、ジ
ヨセフソン論理回路・メモリ回路等のジヨセフソ
ン回路を搭載した同一カード上のチツプ間、ある
いは、それ等チツプを搭載したカード間の論理信
号伝送系に関するもので、各種回路を駆動する電
源電流、あるいは計算処理の同期信号を作るため
に必要な高周波電流による信号伝送系に対するク
ロストークにより生じる雑音電流を減少させるこ
とにより、正常安定動作を可能にするジヨセフソ
ンレシーバ回路に関するものである。
ヨセフソン論理回路・メモリ回路等のジヨセフソ
ン回路を搭載した同一カード上のチツプ間、ある
いは、それ等チツプを搭載したカード間の論理信
号伝送系に関するもので、各種回路を駆動する電
源電流、あるいは計算処理の同期信号を作るため
に必要な高周波電流による信号伝送系に対するク
ロストークにより生じる雑音電流を減少させるこ
とにより、正常安定動作を可能にするジヨセフソ
ンレシーバ回路に関するものである。
近年、極低温で動作するジヨセフソン素子のデ
イジタル機器への応用が進められつつある。ジヨ
セフソン素子は、スイツチング速度が数十psecと
極めて高速であり、しかもゲート当りの発熱量が
数μw〜数十μwで従来のシリコン素子と比較して
２桁〜３桁小さい。この高速性と低電力性ゆえ
に、高密度実装が可能で、高性能超高速の計算機
を実現し得る可能性を持つている。計算機実装の
一例を第１図に示す。論理回路・メモリ回路等の
ジヨセフソン回路は、チツプ１の上に形成され
る。複数個のチツプは、第２図に示すフリツプフ
ロツプボンデイングによりカード２上に搭載さ
れ、電気的コンタクトは、接点５を通して行なわ
れる。１ａはチツプ上配線、２ａはカード上配
線、１ｂ，２ｂは超伝導体グランドである。この
カード２の複数個をボード３に装着して装置を構
成するのであるが、カード２と配線基板４との間
の電気的接触は第３図に示すマイクロコネクタ６
を介して行なう。チツプ上接点５までの配線、カ
ード上線点５からマイクロコネクタ６までの配
線、カード上接点５から同一カード別チツプの接
点５までに配線、および、配線基板４上の配線、
マイクロコネクタ６から別カード対応の基板４上
のマイクロコネクタまでの配線は、チツプ カー
ド１と配線基板４上に超伝導体グランドと超伝導
体配線からなるストリツプラインを形成すること
により構成する。１つのチツプ上に搭載したジヨ
セフソン回路の出力により、同一カード別チツプ
あるいは別カード別チツプ上に搭載されたジヨセ
フソン回路を動作させる場合には、数10psという
極めて立ち上り時間の小さい高速信号出力電流
を、動作させるジヨセフソン回路の入力まで伝達
させなければならない。ここで、出力を出すジヨ
セフソン回路は、通常の論理回路及びメモリ回路
等のジヨセフソン回路の最終段のゲート回路、あ
るいは、信号入力用として特別に設計されたジヨ
セフソンドライバ回路である。同一カードチツプ
間及び別カードチツプ間を伝ばんしてきた高速信
号入力によりその入力に対応した出力を生じるゲ
ート回路は、ジヨセフソンレシーバ回路である。
ここで、信号が伝ばんする伝送系についてさらに
詳しく述べておく。まず、同一カード別チツプ間
の信号伝送系であるが、〔ジヨセフソン回路ある
いはジヨセフソンドライバ回路→チツプ上配線→
接点→カード上配線→接点→チツプ上配線→ジヨ
セフソンレシーバ回路〕となる。別カードチツプ
間信号伝送系としては、〔ジヨセフソン回路→ド
ライバ回路→チツプ上配線→接点→カード上配線
→マイクロコネクタ→配線基板上配線→マイクロ
コネクタ→カード上配線→接点→チツプ上配線→
ジヨセフソンレシーバ回路〕となる。一方、ジヨ
セフソン回路を駆動するためのバイアス電流を作
る電源回路はチツプ上に構成されている。ジヨセ
フソン回路は、信号を出力する状態になると、バ
イアス電流を零に戻すまでその状態を保ち続ける
という性質（ラツチングモード）を持つている。
現在までに提案された電源回路においては、入力
に高周波電流を印加しないと、バイアス電流が周
期的に零になる状態を作り出せない。従つて、常
温からチツプ上電源回路まで高周波電流を供給す
る必要がある。電源供給系も、〔配線基板上配線
→マイクロコネクタ→カード上配線→接点→チツ
プ上配線→電源回路〕となり、電源供給系に高周
波電流が流れると、上記チツプ間信号伝送系とカ
ード間信号伝送系に対し、キヤパシテイブ・イン
ダクテイブな結合をし、信号伝送系上にクロスト
ーク電流を出じる。このクロストーク電流は、ジ
ヨセフソンレシーバ回路の方向に伝ぱんするが、
この値がレシーバ回路のしきい値を越えると、レ
シーバ回路は他チツプからの信号が入力されてい
ないのに出力が生じてしまう。すなわち、誤動差
を引き起こすことになる。
イジタル機器への応用が進められつつある。ジヨ
セフソン素子は、スイツチング速度が数十psecと
極めて高速であり、しかもゲート当りの発熱量が
数μw〜数十μwで従来のシリコン素子と比較して
２桁〜３桁小さい。この高速性と低電力性ゆえ
に、高密度実装が可能で、高性能超高速の計算機
を実現し得る可能性を持つている。計算機実装の
一例を第１図に示す。論理回路・メモリ回路等の
ジヨセフソン回路は、チツプ１の上に形成され
る。複数個のチツプは、第２図に示すフリツプフ
ロツプボンデイングによりカード２上に搭載さ
れ、電気的コンタクトは、接点５を通して行なわ
れる。１ａはチツプ上配線、２ａはカード上配
線、１ｂ，２ｂは超伝導体グランドである。この
カード２の複数個をボード３に装着して装置を構
成するのであるが、カード２と配線基板４との間
の電気的接触は第３図に示すマイクロコネクタ６
を介して行なう。チツプ上接点５までの配線、カ
ード上線点５からマイクロコネクタ６までの配
線、カード上接点５から同一カード別チツプの接
点５までに配線、および、配線基板４上の配線、
マイクロコネクタ６から別カード対応の基板４上
のマイクロコネクタまでの配線は、チツプ カー
ド１と配線基板４上に超伝導体グランドと超伝導
体配線からなるストリツプラインを形成すること
により構成する。１つのチツプ上に搭載したジヨ
セフソン回路の出力により、同一カード別チツプ
あるいは別カード別チツプ上に搭載されたジヨセ
フソン回路を動作させる場合には、数10psという
極めて立ち上り時間の小さい高速信号出力電流
を、動作させるジヨセフソン回路の入力まで伝達
させなければならない。ここで、出力を出すジヨ
セフソン回路は、通常の論理回路及びメモリ回路
等のジヨセフソン回路の最終段のゲート回路、あ
るいは、信号入力用として特別に設計されたジヨ
セフソンドライバ回路である。同一カードチツプ
間及び別カードチツプ間を伝ばんしてきた高速信
号入力によりその入力に対応した出力を生じるゲ
ート回路は、ジヨセフソンレシーバ回路である。
ここで、信号が伝ばんする伝送系についてさらに
詳しく述べておく。まず、同一カード別チツプ間
の信号伝送系であるが、〔ジヨセフソン回路ある
いはジヨセフソンドライバ回路→チツプ上配線→
接点→カード上配線→接点→チツプ上配線→ジヨ
セフソンレシーバ回路〕となる。別カードチツプ
間信号伝送系としては、〔ジヨセフソン回路→ド
ライバ回路→チツプ上配線→接点→カード上配線
→マイクロコネクタ→配線基板上配線→マイクロ
コネクタ→カード上配線→接点→チツプ上配線→
ジヨセフソンレシーバ回路〕となる。一方、ジヨ
セフソン回路を駆動するためのバイアス電流を作
る電源回路はチツプ上に構成されている。ジヨセ
フソン回路は、信号を出力する状態になると、バ
イアス電流を零に戻すまでその状態を保ち続ける
という性質（ラツチングモード）を持つている。
現在までに提案された電源回路においては、入力
に高周波電流を印加しないと、バイアス電流が周
期的に零になる状態を作り出せない。従つて、常
温からチツプ上電源回路まで高周波電流を供給す
る必要がある。電源供給系も、〔配線基板上配線
→マイクロコネクタ→カード上配線→接点→チツ
プ上配線→電源回路〕となり、電源供給系に高周
波電流が流れると、上記チツプ間信号伝送系とカ
ード間信号伝送系に対し、キヤパシテイブ・イン
ダクテイブな結合をし、信号伝送系上にクロスト
ーク電流を出じる。このクロストーク電流は、ジ
ヨセフソンレシーバ回路の方向に伝ぱんするが、
この値がレシーバ回路のしきい値を越えると、レ
シーバ回路は他チツプからの信号が入力されてい
ないのに出力が生じてしまう。すなわち、誤動差
を引き起こすことになる。
例えば、第４図に示した回路は、IBMのM.
Kleinの提案した〔“chip−to−chip Driver and
Receiver Circuits for ａ Josephson
Computer”、IEEE J.of Solid−State Circuits、
SC−17(4)pp739−743〕レシーバ回路である。配
線９（ロングライン）を伝ぱんした高速信号I1
は、レシーバ回路のゲートQ1に入力され、この
ゲートQ1を電圧転移させ、ゲートQ2に出力電流
を入力し、Q2を電圧転移させ、次段回路の出力
電流ILを供給する。信号IIが零の時には、出力電
流ILも零である。第５図ａ，ｂにそれぞれこのレ
シーバ回路の入力電流II、出力電流IL特性を支持
するゲートQ1の回路構成としきい値特性を示す。
ここで、L1＝7.3PH、L2＝1.5PH、L01＝0.05ｍＡ、
I02＝0.25ｍＡである。ゲートQ1のバイアス電流
IBを例えば0.2ｍＡとすると、そのしきい値は
0.05ｍＡとなる。信号レベルは約0.2ｍＡである
ので、信号IIが入力されるとゲートQ1はスイツチ
ングし、出力電流ILを次段ゲートに供給する。信
号IIが入力されない時は、ゲートQ1はスイツチン
グせずまた出力電流ILも生じないが、ここで前記
した電源電流クロストーク雑音電流で0.05ｍＡ以
上の値がゲートQ1に入力されると、ゲートQ1は
スイツチングし、出力電流ILを生じてしまう。す
なわち、信号IIがないのにかかわらず出力電流IL
を発生することになり、次段のジヨセフソン回路
に誤信号を与えてしまう。このクロストーク雑音
は、特にマイクロコネクタ６間と接点５間の相互
インダクタンスによる磁気結合によるもので、実
装設計上0.05ｍＡ以下にすることは困難であり、
重要な問題になる。
Kleinの提案した〔“chip−to−chip Driver and
Receiver Circuits for ａ Josephson
Computer”、IEEE J.of Solid−State Circuits、
SC−17(4)pp739−743〕レシーバ回路である。配
線９（ロングライン）を伝ぱんした高速信号I1
は、レシーバ回路のゲートQ1に入力され、この
ゲートQ1を電圧転移させ、ゲートQ2に出力電流
を入力し、Q2を電圧転移させ、次段回路の出力
電流ILを供給する。信号IIが零の時には、出力電
流ILも零である。第５図ａ，ｂにそれぞれこのレ
シーバ回路の入力電流II、出力電流IL特性を支持
するゲートQ1の回路構成としきい値特性を示す。
ここで、L1＝7.3PH、L2＝1.5PH、L01＝0.05ｍＡ、
I02＝0.25ｍＡである。ゲートQ1のバイアス電流
IBを例えば0.2ｍＡとすると、そのしきい値は
0.05ｍＡとなる。信号レベルは約0.2ｍＡである
ので、信号IIが入力されるとゲートQ1はスイツチ
ングし、出力電流ILを次段ゲートに供給する。信
号IIが入力されない時は、ゲートQ1はスイツチン
グせずまた出力電流ILも生じないが、ここで前記
した電源電流クロストーク雑音電流で0.05ｍＡ以
上の値がゲートQ1に入力されると、ゲートQ1は
スイツチングし、出力電流ILを生じてしまう。す
なわち、信号IIがないのにかかわらず出力電流IL
を発生することになり、次段のジヨセフソン回路
に誤信号を与えてしまう。このクロストーク雑音
は、特にマイクロコネクタ６間と接点５間の相互
インダクタンスによる磁気結合によるもので、実
装設計上0.05ｍＡ以下にすることは困難であり、
重要な問題になる。
本発明は、これ等の欠点を除去するため、ジヨ
セフソン量子干渉装置に入力される雑音電流によ
る磁場を極端に小さくし正常動作を確保するよう
にしたジヨセフソンレシーバ回路を提供するもの
である。
セフソン量子干渉装置に入力される雑音電流によ
る磁場を極端に小さくし正常動作を確保するよう
にしたジヨセフソンレシーバ回路を提供するもの
である。
以下図面により本発明を詳細に説明する。
第６図は本発明の実施例であり、７は入力電流
IIにより生じる磁場によりその出力電流ILを制御
できる磁気結合型ジヨセフソン量子干渉装置で、
外部入力により相互インダクタンス結合を持つタ
イプの量子干渉型であれば良く第７図ａ，ｂで示
すような２接合SQUID〔Super・Conducting
Quantum Interference Device（超伝導量子干渉
装置）〕、３接合SQUID等幅広い量子干渉型装置
を用いることができる。８は信号伝送路（ロング
ライン）９と接続されている第一のインダクタン
スであり、１０は量子干渉装置７に磁気的入力を
与える第一の相互インダクタンスである。１１は
信号IIの立ち上り時間より大きい遅延時間Ｄを持
つ受動回路からなる遅延回路であり、第一のイン
ダクタンス８に引き続き接続されている。この遅
延回路１１に直列に接続されているのは第二のイ
ンダクタンス１２であり、第二の相互インダクタ
ンス１３により量子干渉装置７と磁気的結合をす
る。第一の相互インダクタンス１０と第二の相互
インダクタンス１３の磁気結合方向は逆である。
すなわち、例えばロングライン９から直流電流が
印加されたとき、第一の相互インダクタンス１０
と第二の相互インダクタンス１３が量子干渉装置
に与える磁気入力は、それぞれ相反する極性で加
わり零になるように構成されている。１４は信号
伝送系の終端抵抗であり、通常その抵抗値はロン
グライン９の特性インピーダンスと同一の値が用
いられる。
IIにより生じる磁場によりその出力電流ILを制御
できる磁気結合型ジヨセフソン量子干渉装置で、
外部入力により相互インダクタンス結合を持つタ
イプの量子干渉型であれば良く第７図ａ，ｂで示
すような２接合SQUID〔Super・Conducting
Quantum Interference Device（超伝導量子干渉
装置）〕、３接合SQUID等幅広い量子干渉型装置
を用いることができる。８は信号伝送路（ロング
ライン）９と接続されている第一のインダクタン
スであり、１０は量子干渉装置７に磁気的入力を
与える第一の相互インダクタンスである。１１は
信号IIの立ち上り時間より大きい遅延時間Ｄを持
つ受動回路からなる遅延回路であり、第一のイン
ダクタンス８に引き続き接続されている。この遅
延回路１１に直列に接続されているのは第二のイ
ンダクタンス１２であり、第二の相互インダクタ
ンス１３により量子干渉装置７と磁気的結合をす
る。第一の相互インダクタンス１０と第二の相互
インダクタンス１３の磁気結合方向は逆である。
すなわち、例えばロングライン９から直流電流が
印加されたとき、第一の相互インダクタンス１０
と第二の相互インダクタンス１３が量子干渉装置
に与える磁気入力は、それぞれ相反する極性で加
わり零になるように構成されている。１４は信号
伝送系の終端抵抗であり、通常その抵抗値はロン
グライン９の特性インピーダンスと同一の値が用
いられる。
ここで電源電流によりクロストーク雑音とし
て、振幅IN、角周波数ωの高周波ノイズがロング
ライン９の左側方向からレシーバ入力、すなわち
第一のインダクタンス８の方向に伝ぱしてきたと
する。第一のインダクタンス８を流れる雑音電流
はI1＝INsinωtと表わすことができる。この雑音
電流が遅延回路１１を通過して第二のインダクタ
ンス１２に流れると、この電流は第二のインダク
タンス１２を右側から左方向に流れ次式の様に示
すことができる。
て、振幅IN、角周波数ωの高周波ノイズがロング
ライン９の左側方向からレシーバ入力、すなわち
第一のインダクタンス８の方向に伝ぱしてきたと
する。第一のインダクタンス８を流れる雑音電流
はI1＝INsinωtと表わすことができる。この雑音
電流が遅延回路１１を通過して第二のインダクタ
ンス１２に流れると、この電流は第二のインダク
タンス１２を右側から左方向に流れ次式の様に示
すことができる。
I2＝INsinω（ｔ−Ｄ） ………(1)
ここで、Ｄは遅延回路１１の遅延時間である。
従つて、量子干渉装置７に与える磁場は Φ＝M1I1−M2I2＝M1INsinωt−M2INsinω（
ｔ−Ｄ）……(2) となる。ここで、M1、M2は、それぞれ第一、第
二の相互インダクタンス１０，１３の値である。
通常はM1＝M2＝Ｍとされるので、(2)式は Φ＝MIN｛sinωt−sinω（ｔ−Ｄ）｝＝2MINsinω／２D
cosω（ｔ−Ｄ／２）……(3) となる。この振幅値は、2MINsinω／２Ｄとなる。
従つて、量子干渉装置７に与える磁場は Φ＝M1I1−M2I2＝M1INsinωt−M2INsinω（
ｔ−Ｄ）……(2) となる。ここで、M1、M2は、それぞれ第一、第
二の相互インダクタンス１０，１３の値である。
通常はM1＝M2＝Ｍとされるので、(2)式は Φ＝MIN｛sinωt−sinω（ｔ−Ｄ）｝＝2MINsinω／２D
cosω（ｔ−Ｄ／２）……(3) となる。この振幅値は、2MINsinω／２Ｄとなる。
一方、従来技術として説明した通常のレシーバ回
路においては、このキヤンセル効果はなく、量子
干渉装置７に与える雑音電流による磁場の振幅は ΦN＝MIN ……(4) となる。ここで、本発明による雑音電流減少効果
を示すパラメータとしてキヤンセルパラメータＰ
が定義でき、雑音磁束量比として次式で与えられ
る。
路においては、このキヤンセル効果はなく、量子
干渉装置７に与える雑音電流による磁場の振幅は ΦN＝MIN ……(4) となる。ここで、本発明による雑音電流減少効果
を示すパラメータとしてキヤンセルパラメータＰ
が定義でき、雑音磁束量比として次式で与えられ
る。
Ｐ＝Φ／ΦN＝2MINsin（ω／２Ｄ）／MIN＝2sin（ω／
２Ｄ）
……(5) ここで、Ｐの値を具体的に求めておくと、ωは
電源電流高周波電流の角周波数である。この電源
電流は計算機の同期マシンクロツクとしても用い
られることになり、例えばマシンクロツクが5ns
と仮定すると、電源周波数は100MHzとなり、
ω＝2π＝2π・100MHzとなる。次に、遅延回路
の遅延時間Ｄについてであるが、この値は信号II
入力により、量子干渉装置が出力を生じなければ
ならず、信号IIの立ち上り時間trよりも大きくし
なければならない。通常、ジヨセフソン信号の立
ち上り時間trは20〜30psであり、この信号が伝送
系の帯域制限等により波形歪みを受けたとして
も、レシーバに入力される直前の信号IIの立ち上
り時間は、70〜80psであると考えられる。そこ
で、Ｄとしては100ps程度と設計しておけばよい。
ωとＤの値を(5)式に代入してＰを求めるとＰは約
６×10-2となり、実際の雑音電流に対して６％以
下に低減させることができ、結局雑音電流による
レシーバ回路の誤動作確率を低減させ得る。
２Ｄ）
……(5) ここで、Ｐの値を具体的に求めておくと、ωは
電源電流高周波電流の角周波数である。この電源
電流は計算機の同期マシンクロツクとしても用い
られることになり、例えばマシンクロツクが5ns
と仮定すると、電源周波数は100MHzとなり、
ω＝2π＝2π・100MHzとなる。次に、遅延回路
の遅延時間Ｄについてであるが、この値は信号II
入力により、量子干渉装置が出力を生じなければ
ならず、信号IIの立ち上り時間trよりも大きくし
なければならない。通常、ジヨセフソン信号の立
ち上り時間trは20〜30psであり、この信号が伝送
系の帯域制限等により波形歪みを受けたとして
も、レシーバに入力される直前の信号IIの立ち上
り時間は、70〜80psであると考えられる。そこ
で、Ｄとしては100ps程度と設計しておけばよい。
ωとＤの値を(5)式に代入してＰを求めるとＰは約
６×10-2となり、実際の雑音電流に対して６％以
下に低減させることができ、結局雑音電流による
レシーバ回路の誤動作確率を低減させ得る。
第８図は、量子干渉装置７として３接合
SQUIDを用いたジヨセフソンレシーバ回路であ
り、第一、第二のインダクタンス８，１１の値を
16PHに、第一、第二の相互インダクタンス値を13
PHに、１つのジヨセフソン臨界電流値I0を0.113
ｍＡに、遅延回路遅延時間Ｄを100psをしている。
SQUIDを用いたジヨセフソンレシーバ回路であ
り、第一、第二のインダクタンス８，１１の値を
16PHに、第一、第二の相互インダクタンス値を13
PHに、１つのジヨセフソン臨界電流値I0を0.113
ｍＡに、遅延回路遅延時間Ｄを100psをしている。
第９図は、このレシーバ回路のしきい値特性を
示したものである。ここで、例えば、レシーバ回
路のバイアス電流値を0.2ｍＡと設定すると、対
応するしきい値レベルは0.13ｍＡとなる。信号II
（レベル約0.2ｍＡ）が入力されると、レシーバは
出力電流ILを生じ正常動作を行なう。雑音電流に
よる誤動作を引き起きす雑音振幅値INは、0.13ｍ
ＡをＰで割ることにより得ることができ、INは
2.2ｍＡとなる。この回路は、この様に電源電流
クロストーク雑音に対して非常に強く、従来の技
術の項で述べたM.Kiein提案のロングラインレシ
ーバ回路に比較して44倍に達する優れた許容雑音
特性を持つ。
示したものである。ここで、例えば、レシーバ回
路のバイアス電流値を0.2ｍＡと設定すると、対
応するしきい値レベルは0.13ｍＡとなる。信号II
（レベル約0.2ｍＡ）が入力されると、レシーバは
出力電流ILを生じ正常動作を行なう。雑音電流に
よる誤動作を引き起きす雑音振幅値INは、0.13ｍ
ＡをＰで割ることにより得ることができ、INは
2.2ｍＡとなる。この回路は、この様に電源電流
クロストーク雑音に対して非常に強く、従来の技
術の項で述べたM.Kiein提案のロングラインレシ
ーバ回路に比較して44倍に達する優れた許容雑音
特性を持つ。
次に遅延回路１１の構成に対して以下３種類を
示す。まず、第一のものは最も簡単な構成とし
て、ロングラインと同一の超伝導ストリツプライ
ンを用いる構成である。これは、ロングラインの
特性インピーダンスと同一の遅延回路を形成でき
る特徴を持つ。欠点としては、単位長さ当りの遅
延量が小さく遅延回路が大きくなることである。
第１０図には、チツプ、カード、配線基板等の配
線として用いられるロングライン９の断面図の一
例が示されている。ここで、１５は超伝導グラン
ドプレーン、１６は第１の絶縁層、１７は第２の
絶縁層、１８は配線である。このロングラインの
単位長さ当りの遅延時間は80〜90ps／cmとなり、
遅延時間Ｄが100psの遅延回路を構成するにはそ
の長さが1.3cmになる。
示す。まず、第一のものは最も簡単な構成とし
て、ロングラインと同一の超伝導ストリツプライ
ンを用いる構成である。これは、ロングラインの
特性インピーダンスと同一の遅延回路を形成でき
る特徴を持つ。欠点としては、単位長さ当りの遅
延量が小さく遅延回路が大きくなることである。
第１０図には、チツプ、カード、配線基板等の配
線として用いられるロングライン９の断面図の一
例が示されている。ここで、１５は超伝導グラン
ドプレーン、１６は第１の絶縁層、１７は第２の
絶縁層、１８は配線である。このロングラインの
単位長さ当りの遅延時間は80〜90ps／cmとなり、
遅延時間Ｄが100psの遅延回路を構成するにはそ
の長さが1.3cmになる。
他の２つの遅延回路の構成は、高密度の遅延回
路を実現するものである。１つは、比誘電率が大
きく絶縁層を持つストリツプラインにより遅延回
路を構成する。基本的構造は第１０図に示したも
のと同一である。絶縁層としては比較電率の大き
いNb2O5、TlCl、TiO2、SrTiO3、BaTiO3等が
用いられる。特に、Nb2O5の場合は通常ジヨセフ
ソン回路およびストリツプラインのグランドプレ
ーンとして用いられるNbを陽極酸化することに
より簡単に形成することができる。Nb酸化物を
利用する場合の図面を第１１図に示す。この場合
の単位長さ当りの遅延時間は、500ps／cm以上と
することができ、遅延回路としてのストリツプラ
イン長は２cm以下にできる。
路を実現するものである。１つは、比誘電率が大
きく絶縁層を持つストリツプラインにより遅延回
路を構成する。基本的構造は第１０図に示したも
のと同一である。絶縁層としては比較電率の大き
いNb2O5、TlCl、TiO2、SrTiO3、BaTiO3等が
用いられる。特に、Nb2O5の場合は通常ジヨセフ
ソン回路およびストリツプラインのグランドプレ
ーンとして用いられるNbを陽極酸化することに
より簡単に形成することができる。Nb酸化物を
利用する場合の図面を第１１図に示す。この場合
の単位長さ当りの遅延時間は、500ps／cm以上と
することができ、遅延回路としてのストリツプラ
イン長は２cm以下にできる。
他の構成としては第１２図に示す集中定数イン
ダクタンスＬと集中定数キヤパシタンスＣの受動
素子により構成するものである。Ｌの両端にはＣ
が接続されグランドに接地されている。このπ型
回路を数個ないし数十個直列接続することにより
遅延回路を構成する。π型フイルタ１個の遅延は
√として与えられ、直列接続数をＮとすると、
この遅延回路全体での遅延時間ＤはＮ√とし
て与えられる。集中定数インダクタンスＬとして
は単位長当りのインダクタンス値を大きくできる
グランドプレーンホール上のストリツプラインに
より構成するのが有用である。これを第１３図に
示す。ここで、１９は超伝導グランドプレーン、
２０はグランドプレーンホール、２１は配線であ
る。
ダクタンスＬと集中定数キヤパシタンスＣの受動
素子により構成するものである。Ｌの両端にはＣ
が接続されグランドに接地されている。このπ型
回路を数個ないし数十個直列接続することにより
遅延回路を構成する。π型フイルタ１個の遅延は
√として与えられ、直列接続数をＮとすると、
この遅延回路全体での遅延時間ＤはＮ√とし
て与えられる。集中定数インダクタンスＬとして
は単位長当りのインダクタンス値を大きくできる
グランドプレーンホール上のストリツプラインに
より構成するのが有用である。これを第１３図に
示す。ここで、１９は超伝導グランドプレーン、
２０はグランドプレーンホール、２１は配線であ
る。
以上説明したように、本発明は電源電流による
クロストーク雑音に極めて強い特性を持つため、
計算機実装密度が上がり、外部から供給する電源
電流を増加させた場合をも利用できる利点があ
る。
クロストーク雑音に極めて強い特性を持つため、
計算機実装密度が上がり、外部から供給する電源
電流を増加させた場合をも利用できる利点があ
る。
第１図は計算機実装法の一例の構成図、第２図
は第１図のチツプボンデイング部の拡大断面図、
第３図はカード、配線基板接続のマイクロコネク
タの拡大断面図、第４図は従来のジヨセフソンレ
シーバ回路の回路図、第５図ａ，ｂはそれぞれ第
４図中のゲートQ2の回路図とそのしきい値特性、
第６図は本発明の実施例の回路図、第７図ａ，ｂ
はそれぞれ本発明中の量子干渉装置の構成例とし
て２接合SQUIDと３接合SQUIDを用いた回路
図、第８図は本発明のジヨセフソンレシーバ回路
の具体的設計回路例、第９図は第８図で構成した
レシーバ回路のしきい値特性図、第１０図はチツ
プ、カード等上の配線に遅延回路として用いられ
るロングライン構成例の断面図、第１１図は本発
明に用いる遅延回路の他の１つの構成例図、第１
２図は本発明に用いる遅延回路の更に他の１つの
構成例図、第１３図は第１２図に用いられる集中
定数インダクタンスＬを形成する一手段としてグ
ランドプレーンホール上ストリツプラインを用い
たものの断面図である。 １……チツプ、２……カード、３……ボード、
４……配線基板、５……接点、６……マイクロコ
ネクタ、７……磁気結合型ジヨセフソン量子干渉
装置、８……第一の自己インダクタンス、９……
ロングライン、１０……第一の相互インダクタン
ス、１１……遅延回路、１２……第二の自己イン
ダクタンス、１３……第二の相互インダクタン
ス、１４……終端抵抗、１５……超伝導体グラン
ドプレーン、１６……第１の絶縁層、１７……第
２の絶縁層、１８……配線、１９……超伝導グラ
ンドプレーン、２０……グランドプレーンホー
ル、２１……配線。
は第１図のチツプボンデイング部の拡大断面図、
第３図はカード、配線基板接続のマイクロコネク
タの拡大断面図、第４図は従来のジヨセフソンレ
シーバ回路の回路図、第５図ａ，ｂはそれぞれ第
４図中のゲートQ2の回路図とそのしきい値特性、
第６図は本発明の実施例の回路図、第７図ａ，ｂ
はそれぞれ本発明中の量子干渉装置の構成例とし
て２接合SQUIDと３接合SQUIDを用いた回路
図、第８図は本発明のジヨセフソンレシーバ回路
の具体的設計回路例、第９図は第８図で構成した
レシーバ回路のしきい値特性図、第１０図はチツ
プ、カード等上の配線に遅延回路として用いられ
るロングライン構成例の断面図、第１１図は本発
明に用いる遅延回路の他の１つの構成例図、第１
２図は本発明に用いる遅延回路の更に他の１つの
構成例図、第１３図は第１２図に用いられる集中
定数インダクタンスＬを形成する一手段としてグ
ランドプレーンホール上ストリツプラインを用い
たものの断面図である。 １……チツプ、２……カード、３……ボード、
４……配線基板、５……接点、６……マイクロコ
ネクタ、７……磁気結合型ジヨセフソン量子干渉
装置、８……第一の自己インダクタンス、９……
ロングライン、１０……第一の相互インダクタン
ス、１１……遅延回路、１２……第二の自己イン
ダクタンス、１３……第二の相互インダクタン
ス、１４……終端抵抗、１５……超伝導体グラン
ドプレーン、１６……第１の絶縁層、１７……第
２の絶縁層、１８……配線、１９……超伝導グラ
ンドプレーン、２０……グランドプレーンホー
ル、２１……配線。
Claims (1)
- 【特許請求の範囲】 １ 磁気結合型ジヨセフソン量子干渉装置と、ロ
ングラインを伝ぱんしてくる電流により前記量子
干渉装置に磁場を与える第一の自己インダクタン
スと、該第一の自己インダクタンスに引き続き接
続される信号立ち上り時間より大きい遅延を持つ
遅延回路と、該遅延回路に引き続き接続され前記
第一の自己インダクタンスにより与えられる磁場
と逆方向の磁場を前記量子干渉装置に与える第二
の自己インダクタンスとを備えたジヨセフソンレ
シーバ回路。 ２ 前記遅延回路が、ロングラインと同一の構造
を持つ線路で構成されていることを特徴とする特
許請求の範囲第１項記載のジヨセフソンレシーバ
回路。 ３ 前記遅延回路が比誘電率の大きい物質により
絶縁層を形成する超伝導ストリツプ線路により構
成されていることを特徴とする特許請求の範囲第
１項記載のジヨセフソンレシーバ回路。 ４ 前記遅延回路が集中定数インダクタンスＬと
その両端の位置でグランドに接続される集中定数
キヤパシタンスＣからなるπ型受動素子回路の直
列接続からなることを特徴とする特許請求の範囲
第１項記載のジヨセフソンレシーバ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14737783A JPS6038928A (ja) | 1983-08-12 | 1983-08-12 | ジヨセフソンレシ−バ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14737783A JPS6038928A (ja) | 1983-08-12 | 1983-08-12 | ジヨセフソンレシ−バ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6038928A JPS6038928A (ja) | 1985-02-28 |
| JPH0155783B2 true JPH0155783B2 (ja) | 1989-11-27 |
Family
ID=15428857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14737783A Granted JPS6038928A (ja) | 1983-08-12 | 1983-08-12 | ジヨセフソンレシ−バ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6038928A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6438017U (ja) * | 1987-08-26 | 1989-03-07 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS522577A (en) * | 1975-06-24 | 1977-01-10 | Iwatsu Electric Co Ltd | Signal observing device |
-
1983
- 1983-08-12 JP JP14737783A patent/JPS6038928A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6038928A (ja) | 1985-02-28 |
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